• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
• /
• pp.951-954
• /
• 2001

본 논문에서는 SDR (Software Defined Radio)시스템을 위한 디지털 IF (Intermediate Frequency)수신기를 구현하였다[1][2]. 구현된 수신기의 하드웨어 구조는 AD변환부, PDC(Programmable Down Converter)부, DSP (Digital Signal Processing)부분으로 이루어졌다. AD변환부는 Analog Devices사의 AD6644를 이용하여 아날로그 신호를14bit의 디지털 신호로 변환된다. PDC부분은 Intersil사의 HSP 50214B를 이용하여 14bit 샘플 된 IF(Intermediate Frequency)입력을 혼합기와 NCO(Numerically Controlled Oscillator)에 의해 기저대역으로 다운 시키는 역할을 한다. PDC는 CIC (Cascaded Integrator Comb)필터, Halfband 필터 그리고 프로그램할 수 있는 FIR필터로 구성되어 있다. 그리고 PDC부분을 제어하고 PDC부분에서 처리할 수 없는 캐리어, 심볼 트래킹을 위해 Texas Instrument사의 16비트의 고정소수점 DSP인 TMS320C5416과 Altera사의 FPGA를 사용하였다. 그러므로 중간주파수 대역과 기저대역 간의 신호변환을 디지털 신호처리를 수행함으로써 일반적인 아날로그 처리방식보다 고도의 유연성과 고성능 동작이 가능하고 시간과 환경 변화에 우수한 동작 특성을 제공한다.

• 한국반도체및디스플레이장비학회:학술대회논문집
• /
• 한국반도체및디스플레이장비학회 2003년도 춘계학술대회 발표 논문집
• /
• pp.8-11
• /
• 2003

본 연구는 AC서보 모터의 벡터 제어를 구현하는데 있어 디지털 제어에 의한 시간 지연 및 Af) 변환기, QEP(Quadrature Encoder Pulse Circuit)등 주변 소자의 시간 지연에 의한 노이즈를 최소화하지 위하여 고성능 저 전압형 DSP인 TMX320F2812를 사용하였다. TMX320F2812는 150MIPS의 빠른 연산 속도와 12비트의 AD 컨버터, QEP회로는 물론 공간 전압 벡터 PWM을 발생시킬 수 있는 기능을 가진 모터 제어용 원친 DSP이다. 이와 같이 주변 회로들을 내장한 고성능 DSP의 사용은 모터 제어부의 하드웨어적인 구성을 간소화 시키고 이로 인한 비용 절감을 얻을 수 있다. 또한 전류 샘플을 위한 필터 부분을 디지털 필터화 하여 전류 샘플링 노이즈를 제거하였고, 옵셋 전압을 이용한 SVPWM을 구현하여 연산 시간을 대폭 단축 하였다. TMX320F2812의 단점인 고정 소수점 연산에 대해서는 각 변수에 대한 스케일링을 통해 유효 자리를 확보하였다.

• 한국정보과학회논문지:소프트웨어및응용
• /
• 제29권12호
• /
• pp.947-956
• /
• 2002

XML을 이용한 사용자 인터페이스 개발은 플랫폼과 프로그래밍 언어에 독립적이며, 사용자가 배우기 쉽고, 사용하기 쉬운 장점을 가지고 있다. 그러나, 현재까지 개발된 XML 기반 사용자 인터페이스 언어들은 정형화된 모델을 사용하지 않고 있으며, 사용자 인터페이스와 내부 로직의 결합 및 이벤트 처리 부분이 미약한 단점을 가지고 있다. 이러한 문제점을 해결하기 위해서 본 논문에서는 MVP(Model-View-Presenter) 모델을 확장한 EMVP (Extended MVP)를 제시하고, EMVP를 기반으로 사용자 인터페이스를 개발할 수 있는 새로운 XML 응용프로그램인 XUIML을 소개한다. XUIML은 EMVP를 기반으로 인터페이스 형태, 이벤트 처리, 데이타 흐름, 인터페이스와 내부 로직의 결합을 기술할 수 있는 방법을 제공한다 XUIML 시스템은 텍스트 편집기와 그래픽 편집기 및 XUIML을 자바와 C# 코드로 변환할 수 있는 변환기를 제공한다. 한편, XUIML의 그래픽 편집기는 직접 조작 방식을 지원하기 때문에 GUI 디자인 도구와 같은 높은 생산성을 얻을 수 있다.

• 한국통신학회논문지
• /
• 제28권9A호
• /
• pp.694-701
• /
• 2003

본 논문에서는 CDMA2000 1X용 스마트 안테나 기지국을 구현하고 기지국 각 모듈의 구조와 새로운 기능을 소개한다. 구현된 스마트 안테나 기지국은 배열안테나, 주파수 상/하향 변환기, ADC/DAC, 확산기/역확산기, 길쌈 부호기/비터비 복호기, 탐색기, 추적기, 빔포머, 캘리브레이션(calibration) 등 여러 종류의 서브 시스템으로 구성되는 복합 시스템이다. 캘리브레이션 과정을 거친 후 순방향과 역방향 링크에서 원하는 빔패턴이 생성됨을 실험을 통해서 확인하였다. 또한, 본 논문의 스마트 안테나 기지국에 채택된 적응 알고리즘이 가입자당 4개의 핑거를 지원하는데 충분한 속도와 정확성을 가짐을 확인 하였으며, PCS 대역의 상용 단말기를 사용한 실험을 통해 제안된 스마트 안테나 기지국이 기존의 다이버시티 기지국에 비해 우수한 성능을 가짐을 FER(Frame Error Rate)로 확인하였다.

• 전자공학회논문지SC
• /
• 제44권6호
• /
• pp.29-34
• /
• 2007

주파수 스펙트럼 분석은 한정된 대역폭을 갖는 통신 시스템에서 변조 신호, Distortion, 및 잡음 등을 측정케 하여 그 성능 분석을 위하여 매우 중요하다. 이와 같은 주파수 스펙트럼 분석은 Fourier Transform방법에 의존하는바 fourier Transform방법은 Radix-2 DIT DFT인 FFT 알고리즘에 의하여 시간영역 입력신호를 A/D 컨버터에 의해 샘플링한 이산 입력신호에 대하여 수학적 변환 과정을 통하여 주파수 스펙트럼의 분석을 수행한다. 본 연구에서는 디지털 스펙트럼 분석기를 TMS320F2812 DSP를 기본 프로세서로 하며 65MSPS의 성능을 갖는 AD9244 A/D 컨버터를 사용하여 HW를 구성하였으며, FFT 알고리즘을 수행하기 위한 S/W모듈은 C28X 기반 S/W모듈을 사용하였다. 이와 같이 고성능 DSP에 기반을 둔 주파수 스펙트럼 분석기의 구성은 이동통신 무전 중계기 단위로서 실시간으로 주파수 스펙트럼의 분석을 가능하게 하여 각 채널의 서비스 품질 및 서비스 여부를 실시간으로 감시할 수 있는 Server 시스템의 핵심기능을 제공하였다.

• 한국미생물·생명공학회지
• /
• 제16권3호
• /
• pp.187-192
• /
• 1988

Cholesterol로부터 미생물전환 방법에 의한 4-androstene-3,17-dione(AD)의 생성에 대해 연구를 수행했다. 발효액중에 cholesterol의 용해도를 증가시키기 위해 ethanol을 용매로 사용하였는데, ethanol 농도가 2%(v/v)까지는 세균성장이 크게 저해되지 않았다. 미생물전환은 pH를 7.0으로 조절하고, 초기대수 증식기에 cholesterol을 첨가했을 때 효율적으로 AD가 생성되었다. AD 생성을 높이기 위해 cholesterol 첨가방법을 여러 가지로 변환시켰다. 즉, 최종 cholesterol 농도를 0.1% 하여 ethanol에 녹여 간헐적으로 첨가했을 때 가장 높은 수율을 얻었다. Cholesterol을 세번(전체 3g/$\ell$) 첨가했을 때 최종 전환수율이 65%에 도달한 반면, 같은 양의 cholesterol (3g/$\ell$)을 한번에 넣었을 때 40%의 생성수율을 얻었다.

• 한국통신학회논문지
• /
• 제33권12C호
• /
• pp.1046-1054
• /
• 2008

본 논문에서는 MPEG-2-H.264/AVC 변환 부호기에서 병목현상을 야기하는 H.264/AVC 부분의 화면내 부호기의 연산량을 감축하는 기법을 제안한다. 본 논문에서는 MPEG-2 복호기에서 획득한 DCT 계수와 영상의 방향성, H.264/AVC 화면내 부호기의 $Intral16{\times}16$ 및 $Intra4{\times}4$ 모드들 간의 상관관계 및 휘도와 색차 신호간의 경계(edge) 특성의 상관성을 활용하여 모드 선정시에 연산량을 감축하는 기법을 제안한다. 모의 실험을 통해 제안 방식이 기존에 널리 사용되는 결합형 변환 부호기에 비해 최대 약 70%의 연산량을 감축할 수 있음을 보였고, 대표적인 연산량 감축 기법인 [5]의 기법에 비해 최대 40%의 연산량을 감축할 수 있음을 보였다.

• 한국통신학회논문지
• /
• 제33권6C호
• /
• pp.498-504
• /
• 2008

본 논문에서는 OFDM 통신 시스템을 위한 효율적인 신호처리 하드웨어 플랫폼을 제안한다. 하드웨어 플랫폼은 신호처리자원으로 한 개의 FPGA와 8,000 MIPS의 성능을 갖는 두 개의 DSP 프로세서를 내장하고 있으며, 최대 125 MHz의 샘플링 속도를 지원하는 두 채널의 AD와 DA 변환기를 내장하고 있다. 또한, 유연한 데이터 버스 구조로 설계되어 OFDM 통신 시스템을 위한 다양한 신호처리 알고리즘을 하드웨어로 구현하여 실험적으로 검증할 수 있다. 개발된 신호처리 하드웨어 플랫폼을 이용하여 IEEE 802.16 OFDM 소프트웨어 모뎀을 실시간 처리 가능하도록 구현하여, 개발된 신호처리 하드웨어 플랫폼의 효율성을 검증하였다.

• 융합신호처리학회논문지
• /
• 제2권4호
• /
• pp.71-76
• /
• 2001

본 논문에서는 5GHz 대역을 사용하는 고속 무선 LAN의 표준안의 IEEE 802.11a-1999 를 위한 디지털 자동 이득 제어기를 제언한다. 송수신간의 동기화를 위한 신호인 training symbol을 이용하여 수신기에 입력되는 신호의 이득을 측정한다. 측정된 이득을 이상적인 이득과 비교하여 갱신할 이득을 구한다. 갱신 이득은 신호를 증폭하는 GCA(Gain Controlled Amplifer)의 입력 전압으로 변환되어 신호의 증폭도를 제어하게 된다. 본 논문에서는 하드웨어 부담을 줄이기 위해 부분 선형 근사방법을 이용하여 갱신 이득을 본 논문에서 제안한 디지털 자동 이득 제어기는 VHDL을 이용하여 설계하였으며, Xilinx cAD tool을 이용하여 timing verification을 수행하였다.

• 대한전자공학회논문지SD
• /
• 제48권1호
• /
• pp.14-21
• /
• 2011

본 논문에서는 LTE-Advanced, Software defined radio(SRD)등 4G 이동통신 핵심기술에 응용 가능한 10b 500MS/s $0.13{\mu}m$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 AD는 저전력 특성을 만족하기 위해 특별한 보정기법을 포함하지 않는 단일 채널 형태로 설계되었으며, 500MS/s의 고속 변환속도를 만족하기 위해 폴딩 신호처리 기법을 사용하였다. 또한 하위 7b ADC의 높은 folding rate(FR)을 극복하기 위해 cascaded 형태의 폴딩 인터폴레이팅 기법을 적용하였으며, 폴딩 버스에서 발생하는 기생 커패시턴스에 의한 주파수 제한 및 전압이득 감소를 최소화하기 위해 folded cascode 출력단을 갖는 폴딩 증폭기를 설계하였다. 제안하는 ADC는 $0.13{\mu}m$ lP6M CMOS 공정으로 설계되었으며 유효면적은 $1.5mm^2$이다. 시제품 ADC의 INL, DNL은 10b 해상도에서 각각 2.95LSB, 1.24LSB 수준으로 측정되었으며, 입력주파수 9.27MHz, 500MHz의 변환속도에서 SNDR은 54.8dB, SFDR은 63.4dBc의 특성을 보인다. 1.2V(1.5V)의 전원전압에서 주변회로를 포함한 전체 ADC의 전력소모는 150mW ($300{\mu}W/MS/s$)이다.