• 한국콘텐츠학회논문지
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• 제5권1호
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• pp.229-236
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• 2005

System-On-a-Chip(SOC)을 테스트하는 동안에 요구되는 테스트 시간과 전력소모는 SOC내의 IP 코어의 개수가 증가함에 따라서 매우 중요하게 되었다. 본 논문에서는 수정된 스캔 래치 재배열을 사용하여 scan-in 전력소모와 테스트 데이터의 양을 줄일 수 있는 새로운 알고리즘을 제안한다. 스캔 벡터 내의 해밍거리를 최소화하도록 스캔 래치 재배열을 적용하였으며 스캔 래치 재배열을 하는 동안에 스캔 벡터 내에 존재하는 don't care 입력을 할당하여 저전력 및 테스트 데이터 압축을 하였으며 ISCAS 89 벤치마크 외호에 적용하여 모든 경우에 있어서 테스트 데이터를 압축하고 저전력 스캔 테스팅을 구현하였다.

• 전자공학회논문지C
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• 제35C권3호
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• pp.1-15
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• 1998

In this paper, we propose a partial scan test method which can be applied to large VLSI designs. In this method, it is not necessary to hold neither scanned nor unscanned flip-flops during scan in, test application,or scan out. This test method requires almost identical design for testability modification and test wave form when compared to the full scan test method, and the method is applicable to large VLSI chips. The well known FAN algorithm has been modified to devise to sequential ATPG algorithm which is effective for the proposed test method. In addition, a partial scan algorithm which is effective for the proposed test method. In addition, a partial algorithm determined a maximal set of flip-flops which gives high fault coverage when they are unselected. The experimental resutls show that the proposed method allow as large as 20% flip-flops to remain unscanned without much decrease in the full scan fault coverage.

• 한국산학기술학회논문지
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• 제10권6호
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• pp.1191-1195
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• 2009

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 태스트하기 위해서는 외부 TAM 라인(line)에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 정상모드에서는 타이밍 위반(Timing Violation)이 발생하지 않도록 레이아웃이 되지만, 테스트 모드에서는 TAM 라인(line)과 연결되는 스캔체인들 간에 부가적인 레이아웃 거리를 갖게 되므로 스캔체인에서 타이밍 위반이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 레이아웃거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

• 비파괴검사학회지
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• 제13권3호
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• pp.7-13
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• 1993

AISI 4130 금속재를 사용한 균열 컴팩터 인장시편의 파괴거동이 음향방출(AE) 및 초음파 C-scan을 이용하여 조사되었다. 모든 시편들을 특정 수준의 하중까지 증가시키면서, 크랙 개구변위 (COD)와 더불어 여러가지의 음향방출 인자들을 얻었다. 크랙 선단의 크랙 개구변위와 손상(소성)역을 계산하기 위하여 탄소성 유한요소 해석이 수행되었다. 펄스-반사, 침수형으로한 초음파 C-scan은 손상역 크기와 상사시키기 위하여 행해졌다. 유한요소 해석 결과와 측정된 크랙개구변위는 만족할 정도로 일치하였다. 음향방출 결과에서, 시험시편들은 연성거동을 나타내었다. 총 사상수대 크랙 개구변위의 기울기는 크랙 개시점을 결정하는 데에 유용하였다. 예비 시험적인 C-scan 화상은 손상역의 초음파 진폭변화를 보여주었고, 손상역의 형상 및 크기가 유한요소 결과와 정성적으로 부합되었다. 손상역 크기에 관한 추가적인 연구가 요약되었다.

• Journal of information and communication convergence engineering
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• 제9권6호
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• pp.729-732
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• 2011

Power consumption during testing System-On-Chip (SOC) is becoming increasingly important as the IP core increases in SOC. We present a new algorithm to reduce the scan-in power using the modified scan latch reordering and clock gating. We apply scan latch reordering technique for minimizing the hamming distance in scan vectors. Also, during scan latch reordering, the don't care inputs in scan vectors are assigned for low power. Also, we apply the clock gated scan cells. Experimental results for ISCAS 89 benchmark circuits show that reduced low power scan testing can be achieved in all cases.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.77-86
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• 2010

본 논문은 Advanced Encryption Standard(AES) 암호화 코아가 내장된 System-on-a-Chip(SoC)의 스캔 기반 사이드 채널 공격에 의해 발생될 수 있는 비밀 키 정보 누출 방지를 위한 효과적인 스캔 설계 기술을 제안한다. 본 논문에서 제안하는 시큐어 스캔 설계 기술은 IEEE 1149.1의 명령어 방식을 사용하여 거짓 키를 이용한 테스트를 진행한다. 또한 어플리케이션에 최적화 되어있는 암호화 IP 코아를 수정하지 않고 적용을 할 수 있다. SoC상의 IEEE 1149.1 제어기 표준을 유지하며 기존 방식에 비해 낮은 면적오버헤드 및 전력 소모량을 갖는 기술을 제안한다.

• Journal of Mechanical Science and Technology
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• 제16권12호
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• pp.1627-1632
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• 2002

In this paper, a simplified ultrasonic CT system, which uses the information in three directions, that is, 90°, ＋45° and －45°about the inspection plane, is applied to the high strength steel, and the frequency analysis method for enhancing the C scan or CT image is developed. This frequency analysis method is based on the frequency response property of the material. By comparing the magnitudes in the frequency domain, the special frequency which shows a significant difference between the welded joint and base material was found and used to obtain a C scan or CT image. Experimental results for several kinds of specimens, having a welded joint by electron beam welding, a weld joint by arc welding, on a fatigue crack, showed that the obtained C scan or CT image has better resolution than the results of previous experiments using the maximum value of the received waveform.

• 전자공학회논문지C
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• 제35C권12호
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• pp.49-58
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• 1998

본 논문에서는 무고정 부분 스캔 테스트 방법을 위한 새로운 스캔 선택 알고리즘에 대하여 논한다. 무고정 부분 스캔 테스트 방법은 모든 플립-플롭을 스캔하지 않는다는 점을 제외하면 완전 스캔과 동일한 테스트 방법이다. 이 테스트 방법은 테스트 벡터를 입력, 인가, 혹은 적용 등, 어느 때에도 스캔, 비스캔 중 어느 플립-플롭의 데이터 값도 고정하지 않는다. 제안된 스캔 선택 알고리즘은 무고정 부분 스캔 테스트 방법에서 완전 스캔 고장 검출율을 거의 유지하면서 많은 플립-플롭을 스캔하지 않게 한다.

• 한국정보과학회논문지:시스템및이론
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• 제36권1호
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• pp.33-39
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• 2009

본 논문은 Advanced Encryption Standard(AES) 암호화 코아가 내장된 System-on-a-Chip(SoC)의 스캔 기반 사이드 채널 공격에 의해 발생될 수 있는 비밀 키 정보 누출 방지를 위한 효과적인 시큐어 스캔 기술을 제안한다. 본 논문에서 제안하는 시큐어 스캔 설계 기술은 어플리케이션에 최적화 되어있는 암호화 코아를 수정하지 않고 적용을 할 수 있다. 또한 SoC 상의 IEEE1149.1 제어기 표준을 유지하며 기존 방식보다 적은 면적 오버 헤드와 전력 소모 및 높은 고장 검출율을 갖는 기술을 제안한다.

• ETRI Journal
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• 제25권5호
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• pp.321-327
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• 2003

Testing time and power consumption during the testing of SoCs are becoming increasingly important with an increasing volume of test data in intellectual property cores in SoCs. This paper presents a new algorithm to reduce the scan-in power and test data volume using a modified scan latch reordering algorithm. We apply a scan latch reordering technique to minimize the column hamming distance in scan vectors. During scan latch reordering, the don't-care inputs in the scan vectors are assigned for low power and high compression. Experimental results for ISCAS 89 benchmark circuits show that reduced test data and low power scan testing can be achieved in all cases.