• 한국광학회지
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• 제9권5호
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• pp.342-347
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• 1998

비선형 Kerr 매질을 통과하는 Gaussian 빔에 대해 aberration-free approximation과 Huygens-Fresnel 회절 이론을 적용하여 Z-scan 투과율에 대한 해석해를 유도하였다. 비정질 $As_2S_3$ 박막에 대해 Z-scan 실험을 수행하였으며 이론과 비교하여 잘 일치함을 알았다. 633nm 파장에서 측정된 비선형 굴절률${\gamma}$의 크기와 기호 $+8.65{\times}10^{-6}\textrm{cm}^2/W$이며, 또한 먼 영역(far-field)에서 빔 세기분포를 측정하여 자기 집광(self-focusing)효과를 가시적으로 확인하였다.

• 센서학회지
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• 제15권1호
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• pp.65-70
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• 2006

Characteristics of thin-film NTC thermal sensors fabricated by micromachining technology were studied as a function of the thickness of membrane. The overall-structure of thermal sensor has a form of Au/Ti/NTC/$SiO_{X}$/(100)Si. NTC film of $Mn_{1.5}CoNi_{0.5}O_{4}$ with 0.5 mm in thickness was deposited on $SiO_{X}$ layer (1.2 mm) by PLD (pulsed laser deposition) and annealed at 873-1073 K in air for 1 hour. Au(200 nm)/Ti(100 nm) electrode was coated on NTC film by dc sputtering. By the results of microstructure, X-ray and NTC analysis, post-annealed NTC films at 973 K for 1 hour showed the best characteristics as NTC thermal sensing film. In order to reduce the thermal mass and thermal time constant of sensor, the sensing element was built-up on a thin membrane with the thickness of 20-65 mm. Sensors with thin sensing membrane showed the good detecting characteristics.

• 한국식품영양과학회지
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• 제28권4호
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• pp.810-815
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• 1999

The pectinase treatment conditions for clarification of persimmon vinegar were optimized and monitored by response surface methodology. In clarification of persimmon vinegar by pectinase treatment with variations in temperature, time and concentration, coefficients of determinations(R2) of the models were above 0.91(p<0.05) in turbidity, browning color intensity and tannin content. The turbidity of persimmon vinegar was decreased along with an increase of pectinase treatment temperature. The minimum value of turbidity by pectinase treatment was 0.0021(absorbance at 660nm) in 49.38oC of pectinase treatment temperature, 73.08min of pectinase treatment time and 55.57ppm of pectinase concentration. The minimum value of browning color intensity by pectinase treatment was 0.27(absorbance at 660nm) in 48.39oC, 71.74min and 65.69ppm. The minimum value of total tannin contents by pectinase treatment was 43.72mg/100 ml in 40.05oC, 66.02min and 65.26ppm. The optimum conditions of pectinase treatment that satisfies the least common multiple of turbidity, browning color and tannin content were 40~50oC, 60~70min and 55~70ppm.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.395-404
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• 2016

A 6-bit 3.4 GS/s flash ADC in a 65 nm CMOS process is reported along with the proposed 4x time-domain interpolation technique which allows the reduction of the number of comparators from the conventional $2^N-1$ to $2^{N-2}$ in a N-bit flash ADC. The proposed scheme effectively achieves a 4x interpolation factor with simple SR-latches without extra clocking and calibration hardware overhead in the interpolated stage where only offset between the $2^{N-2}$ comparators needs to be calibrated. The offset in SR-latches is within ${\pm}0.5$ LSB in the reported ADC under a wide range of process, voltage supply, and temperature (PVT). The design considerations of the proposed technique are detailed in this paper. The prototype achieves 3.4 GS/s with 5.4-bit ENOB at Nyquist and consumes 12.6 mW power at 1 V supply, yielding a Walden FoM of 89 fJ/conversion-step.

• 전자공학회논문지
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• 제50권11호
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• pp.117-123
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• 2013

비터비 디코더(Viterbi decoder)용 임베디드 SRAM은 범용(General purpose) CPU에 쓰이는 SRAM과 달리 읽기, 쓰기 동작이 비터비 복호 알고리즘에 따라 일정한 액세스 패턴을 갖고 동작한다. 이 연구를 통하여 제안된 임베디드 SRAM의 구조는 이러한 메모리 동작의 패턴에 최적화되어 워드라인과 비트라인에서 발생하는 불필요한 전력소모를 제거함으로써 쓰기 동작의 소모 전력을 크게 줄일 수 있다. 65nm CMOS 공정으로 설계된 비터비 디코더는 본 논문에서 제안된 SRAM 구조를 이용하여 기존의 임베디드 SRAM 대비 8.92%만큼 면적증가로 30.84% 소모 전력 감소를 이룩할 수 있었다.

• 한국전자파학회논문지
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• 제24권10호
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• pp.971-978
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• 2013

본 논문에서는 65 nm RF CMOS 공정을 이용하여 26 GHz 위상 고정 루프(PLL)를 설계하고, 주파수 3체배기(tripler)를 이용하여 W 밴드 주파수 합성기를 설계하였다. 26 GHz VCO는 22.8~26.8 GHz, 3체배기의 출력은 74~75.6 GHz의 주파수 조정 범위를 갖는다. 제작한 주파수 합성기는 총 75.6 mW의 전력을 소모하며, 3체배기의 최종 출력은 1 MHz 오프셋에서 -75 dBc/Hz, 10 MHz 오프셋에서 -101 dBc/Hz의 위상 잡음 특성을 갖는다.

• 전기전자학회논문지
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• 제18권2호
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• pp.198-205
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• 2014

정보화 기술의 발전에 따라 웨어러블 장치, 휴대용 장치, RFID와 같은 소형 애플리케이션에 대한 관심이 증가하고 있고, 여기에 적용하기 위한 소형 암호화 회로의 중요성이 강조되고 있다. 본 논문에서는 소형 애플리케이션에 적합한 AES 기반 암호화 회로를 제안한다. 제안하는 회로에서는 저장 공간의 최소화, 연산 자원의 공유를 통해서 크기를 최소화 하였다. 제안하는 회로는 $8{\times}16$ 비트 크기의 SRAM 두 개를 사용하였으며, 65nm 표준 셀 라이브러리를 이용하여 합성한 결과 2,241 개의 게이트로 구현되었고, 처리 속도는 초당 50.57M 비트이다. 따라서 저면적 암호화 회로를 필요로 하는 다양한 애플리케이션에 적용하여 사용할 수 있다.

• 한국전자파학회논문지
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• 제27권10호
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• pp.877-882
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• 2016

본 논문에서는 LC 공진회로를 이용한 2 단자 능동 인덕터를 제안한다. 제안된 회로는 기존 자이레이터 구조의 1 단자 능동 인덕터들을 캐스코드 형태로 결합하였으며, 두 자이레이터 사이에 LC 공진회로를 추가시켰다. LC 공진회로는 능동 인덕터를 구성하는 트랜지스터의 기생 성분들을 상쇄시킴으로써 넓은 대역에서 높은 Q-지수를 제공한다. 제안된 회로는 삼성전자 65 nm 공정을 이용하여 시뮬레이션과 제작을 수행하였으며, 1~6 GHz 대역에서 2 nH의 일정한 인덕턴스와 40 이상의 높은 Q-지수를 가진다.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1891-1898
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• 2013

3차원 그래픽 API인 OpenGL과 Direct3D를 효율적으로 처리하기 위해 sine, cosine, 역수, 역제곱근, 지수 및 로그 연산을 처리하는 부동소수점 연산회로를 설계하였다. 고속 연산과 2 ulp 보다 작은 오차를 만족시키기 위해 2차 최대최소 근사 방식과 테이블 룩업 방식을 사용하였다. 설계된 회로는 65nm CMOS 표준 셀 조건에서 2.3-ns의 최대 지연시간을 갖고 있으며, 약 23,300 게이트로 구성된다. 최대 400 MFLOPS의 연산 성능과 높은 정밀도로, 설계한 연산회로는 3차원 모바일 그래픽 분야에 효율적으로 적용 가능하다.

• 한국통신학회논문지
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• 제33권8A호
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• pp.821-828
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• 2008

본 논문에서는 UWB 시스템에서 사용되는 RS(23,17)부호의 복호기를 최적화하여 설계하였다. 제안된 복호기는 파이프 라인 구조를 갖는 수정된 유클리드(pipeline structured - modified Euclidean) 알고리즘을 사용한다. 먼저, 기존의 PE 블록 구조를 수정하여 효율적인 PE 블록 구조를 제안하고, 차수(degree) 계산이 필요 없는 복호 알고리즘을 제안한다. 또한, Chien 탐색 알고리즘, Forney 알고리즘, FIFO 크기를 UWB 규격에 최적화 시켜, 작은 복호 지연(latency) 및 하드웨어 복잡도를 가지도록 하였다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성한 결과, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 17,628이다.