• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2000년도 영호남학술대회 논문집
• /
• pp.291-293
• /
• 2000

In 64M DRAM, sub-1/4m NMOSFETs with STI(Shallow Trench Isolation), anomalous hump phenomenon of subthreshold region, due to capped p-TEOS/SiN interlayer induced defect, is reported. The hump effect was significantly observed as channel length is reduced, which is completely different from previous reports. Channel Boron dopant redistribution due to the defect should be considered to improve hump characteristics besides consideration of STI comer shape and recess.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
• /
• pp.664-667
• /
• 1997

For higher component density per chip, it is necessary to identify and control the semiconductor manufacturing process more stringently. Recently, neural networks have been identified as one of the most promising techniques for modeling and control of complicated processes such as plasma etching process. Since wafer states after each run using identical recipe may differ from each other, conventional neural network models utilizing input factors only cannot represent the actual state of process and equipment. In this paper, in addition to the input factors of the recipe, real-time tool data are utilized for modeling of 64M DRAM s-poly plasma etching process to reflect the actual state of process and equipment. For real-time tool data, we collect optical emission spectroscopy (OES) data. Through principal component analysis (PCA), we extract principal components from entire OES data. And then these principal components are included to input parameters of neural network model. Finally neural network model is trained using feed forward error back propagation (FFEBP) algorithm. As a results, simulation results exhibit good wafer state prediction capability after plasma etching process.

• 전기의세계
• /
• 제38권4호
• /
• pp.36-45
• /
• 1989

보 소고에서는 1T cell을 이용한 DRAM 집적도의 향상에 따른 몇가지의 한계요인을 생각해 보았다. 특별한 물질의 획기적 방법이 없는한, Cell의 수직대 수평 Aspect Ratio가 2이상 되고, 스위칭 소자의 채널 도평이 5 * $10^{17}$/$cm^{3}$ 이상이 되는 64M DRAM에 필요한 최소 선폭은 0.3-0.4.mu.m정도로 예측되는데 실제로 최소 선폭에 관한한 한계는 이보다 훨씬 더 작아질 것이다.다.

• 한국광학회지
• /
• 제3권1호
• /
• pp.63-66
• /
• 1992

오늘날 16M-DRAM 나아가서 64M-DRAM 제작을 위한 미세광리소그라피에서 위상변조된 마스크를 이용하여 높은 해상도를 얻고자 하는 연구가 세계적으로 추진되고 있다. 이 방법의 원리를 소개 하고자 한다.

• 소음진동
• /
• 제4권1호
• /
• pp.6-11
• /
• 1994

국내 반도체 산업계의 현재 발전속도에 비추어 보아, 현재의 4M DRAM의 개발 성공과 더불어 가까운 시일내에 16M DRAM의 양산단계에 와 있고 더 나아가 64M DRAM 의 개발을 예상할 수 있다. 이와 같은 초고집적회로의 출현에 따라 이를 생샨하기 위한 장비는 물론이고, 이를 설치하여 운용하는 반도체 제조공장에 대한 대책이 시급 한 실정이다. 따라서 본 연구에서는 향후 선진국에서 기술도입이 불가능할 것으로 예상되는 미진동 제어시스템 개발의 기초 계획안을 수립하고, 이를 통하여 반도체 공장의 수율을 높이는 궁극적 목적을 가지며, 반도체 생산공장의 구조설계 및 방진 시공을 목표로 하여 관련 이론정립 및 미진동 제어시스템을 개발하는데 그 목적이 있다.

• 한국정보통신학회논문지
• /
• 제5권6호
• /
• pp.1128-1135
• /
• 2001

본 논문에서는 HSG형성을 위한 Si$_2$H$_{6}$의 조사와 어닐링을 통한 seeding method를 64Mbit DRAM에 적용하였다. 이 기술을 사용함으로서 인이 도우핑된 Amorphous 실리콘의 전극에 HSG grain 크기를 조절할 수 있었고, 이 새로운 HSG형성조건은 기존의 stack 캐패시터보다 약 2배의 정전용량을 확보할 수 있었다. 이와같은 방법을 이용한 HSG형성에서 인농도, 저장폴리 증착온도 및 HSG의 두께에 대한 공정 최적 조건으로는 각각 3.0-4.OE19atoms/㎤ , 53$0^{\circ}C$ 및 400$\AA$이었다. 이들 최적화된 공정조건으로 64M bit DRAM 캐패시터에 적용시 질화막의 두께 한계는 65$\AA$으로 확인되었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2001년도 추계종합학술대회
• /
• pp.634-639
• /
• 2001

In this paper, we discuss optimum process conditions of Hemispherical Grained Silicon formation for high density DRAM'S capacitor. In optimum process renditions, the phosphorous concentration, storage polysilicon deposition temperature and thickness of hemispherical grain silicon are in the range of 3.0-4.0E19atoms/㎤, 53$0^{\circ}C$ and 40(equation omitted), respectively. in the 64M bit DRAM capacitor using optimum process conditions, limit thickness of nitride is about 65(equation omitted). The results obtained in this study are applicable to process control and HSG-Si formation for high reliability and high density DRAM's capacitor.

• 전자통신동향분석
• /
• 제3권2호
• /
• pp.56-60
• /
• 1988

반도체 가스의 순도에 따라 반도체 박막의 특성이 좌우되기 때문에 현재의 고순도 가스에서 초고순도 가스로 사용하여야 한다. 최근 반도체 공정기술은 화학증착법으로 많은 특수 가스를 사용하는데 이런 가스들은 사전에 가스에 대한 전문 지식과 기술을 충분히 이해한 다음 사용하여야만 고성능화 공정기술이 가능하다. 반도체용 가스는 회로의 집적도가 높아짐에 따라 요구되는 가스의 품질이 점점 고순도화되고 있다. 따라서 현 반도체 공정에 사용되는 가스 순도를 초고순도화 시켜야만 초고집적 소자인 4M DRAM, 16M DRAM, 64M DRAM 제품 개발 및 제조가 가능하다. 다시말해서 공정에 따른 주변조건이 이루어져야 만 반도체 산업이 크게 신장 할 수 있다. 최근 반도체 공정 기술로는 플라즈마(Plasma), 드라이에칭(Dry etching), CVD(Chemical Vapor Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), Ion Implantation, EPI 공정으로 거의 대부분 공정 가스가 가연성, 폭발성, 독성, 부식성 이기 때문에 한번 취급을 잘못하면 막대한 인명 및 재산 피해를 입히므로 취급상 특별한 주의를 요하고 사전에 가스의 전문 지식과 기술을 충분히 이해한 다음 사용하여야 한다.

• 한국진공학회지
• /
• 제1권1호
• /
• pp.37-42
• /
• 1992

16M/64M DRAM 제조공정에 적용할 수 있는 ECR 방식의 플라즈마 etcher를 개발 하여 Poly-Si 식각공정에 적용하였다. 공정압력, 사용가스 및 초고주파 전력의 공정변수 변 화에 따른 Poly-Si의 식각율 및 선택비 변화를 조사하였다. 초고주파의 전력이 증가할수록 식각율과 Oxide에 대한 선택비가 증가하는 경향을 보였으며 6mT의 공정압력에서 최적치를 보였다. 공정가스 SF6/SF6 + Cl2의 값이 증가할수록 식각율 및 선택비의 감소가 있었으며 이는 최적 공정변수를 찾지 못하였기 때문으로 분석된다.

• ETRI Journal
• /
• 제11권4호
• /
• pp.128-138
• /
• 1989

광을 이용한 축소투영 노광기술은 고 NA와 단파장화에 의하여 현재 $0.5\mum$의 패턴형성을 가능하게 하고 있으며, 향후 excimer laser를 이용한 stepper는 64M DRAM 제조를 위한 핵심 노광장비가 될 것이다. 본 논문에서는 광을 이용한 노광장비의 성능개선을 위하여 노광방식에 따라 장비를 분류하고 MTF, coherence 등 패턴형성에 있어서의 주요개념을 정리하였다. 그리고 광노광 장비의 성능변수인 해상도, 촛점심도, 노광영역 및 정렬에 영향을 미치는 요소를 분석한 후 그 성능에대한 개선방안을 도출하였다.