• 한국전자파학회논문지
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• 제21권6호
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• pp.670-680
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• 2010

본 논문에서는 0.13 ${\mu}m$ CMOS 공정을 사용하여, 이동단말기 탑재에 적합한 저 전력, 저 잡음 구조 개별 소자 (LNA, Mixer, VCO, frequency doubler, signal generator, down converter)들을 제안하고, 나아가 이를 하나의 칩으로 집적화 시킨 60 GHz 단일 칩 수신기 구조를 제안한다. 저전력화를 위해 current re-use 구조를 적용시킨 LNA의 경우, 11.6 mW 의 전력 소모 시, 56 GHz부터 60 GHz까지 측정된 잡음지수(NF)는 4 dB 이하이다. 저전력화를 위한 resistive mixer의 경우, Cgs의 보상 회로를 통하여 낮은 LO 신호 크기에서도 동작 가능하도록 하였다. -9.4dB의 변환 이득을 보여주며, 20 dB의 LO-RF isolation 특성을 가진다. Ka-band VCO는 4.99 mW 전력 소모 시측정된 출력 신호 크기는 27.4 GHz에서 -3 dBm이 되며, 26.89 GHz에서부터 1 MHz offset 기준으로 -113 dBc/Hz의 phase noise 특성을 보인다. 49.2 dB의 원신호 억제 효과를 보이는 Frequency Doubler는 총 전력 소모가 9.08 mW일 경우, -4 dBm의 27.1 GHz 입력 신호 인가 시 -53.2 dBm의 fundamental 신호(27.1 GHz)와 -4.45dBm의 V-band second harmonic 신호(54.2 GHz)를 얻을 수 있었으며, 이는 -0.45 dB의 변환 이득을 나타낸다. 60 GHz CMOS 수신기는 LNA, resistive mixer, VCO, frequency doubler, 그리고 drive amplifier로 구성되어 있으며, 전체 전력 소모는 21.9 mW이다. WLAN과의 호환 가능성을 위하여, IF(Intermediate Frequency) bandwidth가 5.25GHz(4.75~10 GHz)이며, RF 3 dB bandwidth는 58 GHz를 중심으로 6.2 GHz이다. 이때의 변환 손실은 -9.5 dB이며, 7 dB의 NF와 -12.5 dBm의 높은 입력 P1 dB를 보여주고 있다. 이는 60 GHz RF 회로의 저전력화, 저가격화, 그리고 소형화를 통한 WPAN용 이동단말기의 적용 가능성을 입증한다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.60-68
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• 2010

청신경의 이상으로 발생하는 감각신경성 난청의 경우, 달팽이관이나 청각신경에 전극을 이식하여 전기자극을 가함으로써 청지각을 살릴 수 있다. 이를 위해 우선적으로, 각 청각신경들이 담당하여 인지할 수 있는 소리의 주파수 분포를 표시한 음계소지도를 파악해야 한다. 본 논문에서는 청각신경신호 검출 장치용 다중채널 아나로그 프론트엔드 회로를 제안한다. 제안된 아나로그 프론트엔드의 각 채널은 AC 커플링 회로, 저 전력 4차 Gm-C LPF와 단일 기울기 ADC로 이루어진다. AC 커플링 회로는 청각신호의 불확실한 DC 전압 레벨을 제거하고 AC 신호만 전달한다. Gm-C LPF는 청각신호의 대역폭을 고려하여 설계 되었으며, 플로팅-게이트 기법이 적용된 OTA를 사용하였다. 채널별 ADC를 구현하기 위해서, 최소의 면적으로 구현할 수 있는 단일 기울기 ADC 구조를 사용하였다. 측정 결과, AC 커플링 회로와 4차 Gm-C LPF는 100 Hz - 6.95 kHz의 대역폭을 가지며, 단일 기울기 ADC는 7.7 비트의 유효 해상도를 가진다. 그리고, 채널 당 $12\;{\mu}W$의 전력이 소모 되었다. 전원 전압은 3.0 V가 공급되었고, 코어는 $2.6\;mm\;{\times}\;3.7\;mm$의 실리콘 면적을 차지한다. 제안된 아나로그 프론트엔드는 1-poly 4-metal $0.35-{\mu}m$ CMOS 공정에서 제작 되었다.

• 센서학회지
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• 제26권1호
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• pp.60-65
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• 2017

This paper describes the low noise and low power IC using the opamp sharing technique for the capacitive micro-sensor sensing platform. The proposed IC reduces noise using correlated double sampling (CDS) and reduces power consumption using the opamp sharing technique. The IC is designed to be fully programmable, and can be digitally controlled by serial peripheral interface (SPI). The power consumption and the integrated input referred noise are 1.02 mW from a 3.3 V supply voltage and $0.164aF_{RMS}$ with a bandwidth of 400 Hz. The capacitive sensitivity, the input-output linearity and the figure of merits (FoM) are 2.5 mV/fF, 2.46 %FSO, and 8.4, respectively.

• 한국광학회지
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• 제17권2호
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• pp.181-185
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• 2006

리튬나이오베이트 기판의 분극 반전 기술을 이용하여 300Hz 대역 광변조기를 제작하였고 60 GHz 광캐리어 발생기로 응용하였다. 주기적인 분극반전은 도파광과 RF사이의 QVM(Quasi-Velocity-Matching)을 유발하여 대역변조를 가능하게 하였다. 제작된 광변조기는 30.3 GHz에서 최대 변조효율을 보였으며, 3 dB 변조 대역폭은 약 5.1 GHz로 측정되었다. DSB-SC(Double Sideband Suppressed Carrier) 측정 실험을 통해 입사된 광 주파수로부터 30 GHz 간격으로 USB(Upper Sideband)와 LSB(Lower Sideband)를 발생시켰으며 입사광의 스펙트럼은 발생된 USB 혹은 LSB에 비해 28 dB정도 억제됨으로써, 30GHz 대역 광변조기가 60 GHz 광캐리어 발생기로 응용될 수 있음을 보였다.

• 전자공학회논문지A
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• 제30A권12호
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• pp.98-107
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• 1993

This paper describes a design of a multi-bit oversampling noise-shaping D/A converter which achieves a resolution of 12 bits using oversampling technique. In the architecture the essential block which determines the whole accuracy is the analog internal D/A converter, and the designed charge-integration internal D/A converter adopts a differential structure in order to minimize the reduction of the resolution due to process variation. As the proposed circuit is driven by signal clocks which contains the information of the data variation from the noise-shaping coder, it minimizes the disadvantage of a charge-integration circuit in the time axis. In order to verify the circuit, it was integrated with the active area of 950$\times$650${\mu}m^{2}$ in a double metal 1.5-$\mu$m CMOS process, and testified that it can achieve a S/N ratio of 75 dB and a S/(N+D) ratio of 60 dB for the signal bandwidth of 9.6 kHz by the measurement with a spectrum analyzer.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.60-67
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• 2010

본 논문에서는 입력 전류를 정현파가 되도록 제어하기 위하여 boost 인덕터 전류의 평균값이 정현파 모양을 따라가도록 하는 평균전류 제어 방식의 PFC IC를 설계하였다. 설계된 IC는 EMI 규격에 적합하도록 75kHz의 고정주파수를 가지고 고속 제어를 위해 넓은 대역폭을 갖도록 오차 증폭기 및 전류 증폭기에 RC 보상 루프를 구성하였다. 또한 시스템 내부의 오실레이터를 이용해 구형파와 삼각파를 발생시켜 역률제어에 적합한 신호를 생성하고, UVLO, OVP, OCP, TSD의 회로를 추가하여 시스템이 안정적으로 동작이 되도록 하였다. 설계된 IC는 $1{\mu}m$ High Voltage(20V) CMOS 공정을 이용하였고, 역률보정기능과 각종 보호 회로를 검증하기 위해 Cadence의 Spectre simulator를 이용하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.57-60
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• 2004

This paper presents multibit Sigma-Delta ADC using Leslie-Singh Structure to Improve nonlinearity of feedback loop. 4-bit flash ADC for multibit Quantization in Sigma Delta modulator offers the following advantages such as lower quantization noise, more accurate white-noise level and more stability over single quantization. For the feedback paths consisting of DAC, the DAC element should have a high matching requirement in order to maintain the linearity performance which can be obtained by the modulator with a multibit quantizer. Thus a Sigma-Delta ADC usually adds the dynamic element matching digital circuit within feedback loop. It occurs complexity of Sigma-Delta Circuit and increase of power dissipation. In this paper using the Leslie-Singh Structure for improving nonliearity of ADC. This structure operate at low oversampling ratio but is difficult to achieve high resolution. So in this paper propose improving loop filter for single-bit feedback multi-bit quantization Sigma-Delta ADC. It obtained 94.3dB signal to noise ratio over 615kHz bandwidth, and 62mW power dissipation at a sampling frequency of 19.6MHz. This Sigma Delta ADC is fabricated in 0.25um CMOS technology with 2.5V supply voltage.

• 한국음향학회지
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• 제23권1호
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• pp.54-60
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• 2004

44.1 kHz 샘플링 비율의 표준 CD음질의 오디오 신호를 인터넷 상에서 전송 및 분배하기 위해서 네트워크 대역폭과 저장 공간의 제한점을 고려해야 한다. 이러한 제한은 오디오 신호의 샘플링 비율을 낮추거나 MP3와 같은 오디오 데이터 압축 기법을 이용하여 해결할 수 있지만, 공통적으로 고 주파수 (High frequency) 대역의 정보가 손실 된다는 문제가 발생한다. 이러한 고 주파수 손실은 결국 저 샘플링 비율의 오디오 신호를 생성하게 되며 표준 CD음질을 가지는 오디오 신호보다 제한된 저 주파수 대역만을 재생할 수 있게 된다. 일반적으로 오디오 신호의 고주파 성분은 위치정보와 명료도, 재생 환경 등에 대한 음의 풍부한 정보를 제공한다. 본 논문의 목적은 LMS 적응 필터링과 DWT 분석/합성을 이용하여 저 샘플링 비율을 가지는 오디오 신호로부터 고 주파수 대역의 정보를 효과적으로 추정하는 것이다. 제안된 알고리즘은 DWT 영역에서 LMS 적응 알고리즘을 이용하여 고 주파수 정보를 추정하고 DWT 합성을 이용하여 고 주파수 정보가 강화된 고음질의 오디오 신호를 재생한다. 제안된 알고리즘의 성능 평가를 위해 실제 음성신호와 음악 신호를 이용하여 컴퓨터 모의 실험과 청취 평가를 수행하여 기존 알고리즘과 비교하였으며, 실험 결과 제안된 알고리즘의 우수성을 확인하였다.

• 한국음향학회지
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• 제24권1호
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• pp.52-57
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• 2005

AMR-WB 음성부호화기는 50~7000 Hz의 확장된 대역폭을 갖는 음성신호를 압축/복원하는 광대역 음성부호화기로써 6.60 kbit/s에서 23.85 kbit/s까지 9개의 전송 비트율을 가지고 있다. 본 논문에서는 2개의 MAC (Multimply and-Accumulate) 유닛을 가진 Tl의 16bit 고정소수점 DSP인 TMS320C5509 DSP를 이용한 AMR-WB 음성부호화기의 실시간 구현에 관하여 논한다. 실시간 구현은 intrinsic을 이용한 C수준의 구현 및 어셈블리 코딩에 의한 구현을 수행하여 그 결과를 비교하였다. 어셈블리 코딩에 의하여 실시간 구현된 AMR-WB 음성부호화기는 23.85 kbit/s 모드에서 42.9 Mclock의 계산량을 가지며, 사용된 프로그램 메모리는 15.1 kword이고, 데이터 ROM 메모리는 9.2 kword이고 데이터 RAM 메모리는 13.9 kword이다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.58-67
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• 2009

본 논문에서는 높은 대역폭과 넓은 동적 영역을 갖는 DVB-S2를 위한 새로운 디지털 이득 제어 시스템을 제안하였다. DVB-S2 시스템의 PAPR은 매우 크며, 요구되는 정착 시간은 매우 작기 때문에 일반적인 폐-루프 아날로그 이득 제어 방식은 사용할 수 없다. 정확한 이득 제어와 기저 대역 모뎀과의 직접적인 인터페이스를 위해서 디지털 이득 제어가 필요하다. 또한 아날로그 이득 제어 방식에 비해 정착 시간과 공정, 전압, 온도 값의 변화에 둔감한 이점을 갖는다. 본 논문에서는 세밀한 해상도와 넓은 이득 영역을 갖기 위해서 AGC 시스템 및 구성회로를 제안하였다. 이 시스템은 높은 대역폭의 디지털 VGA와 넓은 파워 범위를 가진 RMS 검출기, 저 전력의 SAR 타입 ADC, 그리고 디지털 이득 제어기로 구성되어 있다. 파워 소모와 칩면적을 줄이기 위해 한 개의 SAR 타입 ADC를 사용했으며, ADC 입력은 4개의 파워 검출기를 사용하여 시간 축 상에서 인터리빙 방식으로 구현하였다. 모의실험 및 측정 결과는 제안하는 AGC 시스템의 이득 에러가 $10{\mu}s$ 내에서, 0.25 dB보다 낮은 것을 보여주고 있다. 전체 칩은 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 제안된 IF AGC 시스템의 측정 결과는 0.25 dB의 해상도와 80 dB의 이득 범위, 8 nV/$\sqrt{Hz}$의 입력 기준 잡음, $IIP_3$는 5 dBm, 전력 소모는 60 mW임을 보여주고 있다. 파워검출기는 100 MHz 입력에서 35 dB의 동적 영역을 갖는다.