• 대한전기학회논문지:시스템및제어부문D
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• 제52권5호
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• pp.295-304
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• 2003

In this paper, we proposed a hardware-oriented Genetic Algorithm Processor(GAP) based on subpopulation architecture for high-performance convergence and reducing computation time. The proposed architecture was applied to enhancing population diversity for correspondence to premature convergence. In addition, the crossover operator selection and linear ranking subpop selection were newly employed for efficient exploration. As stochastic search space selection through linear ranking and suitable genetic operator selection with respect to the convergence state of each subpopulation was used, the elapsed time of searching optimal solution was shortened. In the experiments, the computation speed was increased by over $10\%$ compared to survival-based GA and Modified-tournament GA. Especially, increased by over $20\%$ in the multi-modal function. The proposed Subpop GA processor was implemented on FPGA device APEX EP20K600EBC652-3 of AGENT 2000 design kit.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.777-780
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• 2003

We have tried to create a vision system like human eye for a long time. We have obtained some distinguished results through many studies. Stereo vision is the most similar to human eye among those. This is the process of recreating 3-D spatial information from a pair of 2-D images. In this paper, we have designed a stereo matching algorithm based on systolic array architecture using edges and pixel data. This is more advanced vision system that improves some problems of previous stereo vision systems. This decreases noise and improves matching rate using edges and pixel data and also improves processing speed using high integration one chip FPGA and compact modules. We can apply this to robot vision and automatic control vehicles and artificial satellites.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1417-1422
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• 2005

Among the sensors mainly used for displacement measurement, there are a linear CCD(Charge Coupled Device) and a PSD(Position Sensitive Detector) as a non-contact type. Their structures are different very much, which means that the signal processing of both sensors should be applied in the different ways. Most of the displacement measurement systems to get the 3-D shape profile of an object using a linear CCD are a computer-based system. It means that all of algorithms and mathematical operations are performed through a computer program to measure the displacement. However, in this paper, the developed system has microprocessor and other digital components that make the system measure the displacement of an object without a computer. The thing different from the previous system is that AVR microprocessor and FPGA(Field Programmable Gate Array) technology, and a comparator is used to play the role of an A/D(Analog to Digital) converter. Furthermore, an ATC(Automatic Threshold Control) algorithm is applied to find the highest pixel data that has the real displacement information. According to the size of the light circle incident on the surface of the CCD, the threshold value to remove the noise and useless data is changed by the operation of AVR microprocessor. The total system consists of FPGA, AVR microprocessor, and the comparator. The developed system has the improvement and shows the better performance than the system not using the ATC algorithm for displacement measurement.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.31-37
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• 2009

본 논문은 위성방송 표준인 DVB-S2 (Digital Video Broadcasting-Satellite second generation) 에 적용 가능한 효율적인 변조모드 추정 가능한 프레임 동기 검출 회로를 제안한다. 매우 낮은 SNR에서 SOF (Start Of Frame)를 검출하고 변조 모드를 추정하기 위해 본 논문에서는 새로운 상관기 방식의 프레임 동기 검출 회로 구조와 낮은 복잡도의 AGC (Automatic Gain Controller)를 제안한다. 제안한 프레임 동기 검출 회로는 복잡도가 높은 기존의 D-GPDI (Differential - Generalized Post Detection Integration) 알고리즘을 직접 구현한 방식과 비교하여 약 93%의 곱셈기 개수와 89%의 덧셈기 개수를 줄일 수 있었으며 Xilinx Virtex II FPGA 검증 보드를 이용하여 제안된 구조를 검증하였다.

• 한국전자파학회논문지
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• 제10권3호
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• pp.368-377
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• 1999

본 연구에서는 차세대 이동통신인 2 GHz 광대역 CDMA 송신기를 설계, 제작하였다. 변조방식으로는 QPSK방식보다 전력효율이 우수한 등포락선 특성을 갖는 CC-OQPSK 변조기를 ASIC화가 용이한 FPGA 회로로 구현하였다. 송신기를 제작하여 측정한 결과, 이중변환방식의 중간주파수단은 1차 변화주파수 240 MHz에서 우수한 고조파 제거특성과 20dB의 이득을 얻었다. 2단 RF증폭기는 1.9GHz대역에서 17dB의 이득을 가지며 이때의 채널 출력전력은 +21.14dBm이었다. 본 연구에서 제작한 송신기의 전기적 특성은 설계기준으로 설정한 2GHz대을 위한 W-CDMA 송신기의 규격을 만족함을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.86-95
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• 2009

SIFT(Scale Invariant Feature Transform) 알고리즘은 영상 데이터로부터 객체의 꼭지점이나 모서리와 같이 색상 성분의 차가 심한 영역에서 특징점을 찾아 벡터성분을 추출하는 알고리즘으로, 현재 얼굴인식, 3차원 객체 인식, 파노라마, 3차원 영상 복원 작업의 핵심 알고리즘으로 연구 되고 있다. 본 논문에서는 SIFT 알고리즘을 임베디드 환경에서 실시간으로 처리하기 위해 가장 연산량이 많은 특징점 위치 결정 단계를 Verilog HDL 언어를 이용하여 FPGA로 구현하고 그 성능을 분석한다. 하드웨어는 100MHz 클럭에서 $1,280{\times}960$영상기준 25ms, $640{\times}480$영상기준 5ms의 빠른 연산속도를 보인다. 그리고 Xilinx Virtex4 XC4VLS60 FPGA를 타겟으로 Synplify Pro 8.1i합성툴을 이용하여 합성시 약 45,792LUT(85%)의 결과를 나타낸다.

• 대한의용생체공학회:의공학회지
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• 제25권4호
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• pp.269-275
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• 2004

인체내부의 각 조직은 서로 다른 저항률(resistivity)분포를 가지며, 조직의 생리학적, 기능적 변화에 따라 임피던스가 변화한다. 본 논문에서는 주로 기능적 영상을 위한 임피던스 단층촬영 (EIT, electrical impedance tomography) 시스템의 설계와 구현 결과를 기술한다. EIT 시스템은 인체의 표면에 부착한 전극을 통해 전류를 주입하고 이로 인해 유기되는 전압을 측정하여, 내부 임피던스의 단층영상을 복원하는 기술이다. EIT 시스템의 개발에 있어서는 영상복원의 난해함과 아울러 측정시스템의 낮은 정확도가 기술적인 문제가 되고 있다. 본 논문은 기존 EIT 시스템의 문제점을 파악하고 디지털 기술을 이용하여 보다 정확도가 높고 안정된 시스템을 설계 및 제작하였다. 크기와 주파수 및 파형의 변화 가능한 50KHz의 정현파 전류를 인체에 주입하기 위해 필요한 정밀 정전류원을 설계하여 제작한 결과, 출력 파형의 고조파 왜곡(THD, total harmonic distortion)이 0.0029%이고 진폭 안정도가 0.022%인 전류를 출력 할 수 있었다. 또한, 여러개의 정전류원을 사용함으로써 채 널간 오차를 유발하던 기존의 시스템을 변경하여, 하나의 전류원에서 만들어진 전류를 각 채널로 스위칭하여 공급함으로써 이로 인한 오차를 줄였다. 주입전류에 의해 유기된 전압의 정밀한 측정을 위해 높은 정밀도를 갖는 전압측정기가 필요하므로 차동증폭기, 고속 ADC및 FPGA(field programmable gate array)를 사용한 디지털 위상감응복조기 (phase-sensitive demodulator )를 제작하였다. 이때 병렬 처리를 가능하게 하여 모든 전극 채널에서 동시에 측정을 수행 할 수 있도록 하였으며, 제작된 전압측정기의 SNR(signal-to-noise ratio)은 90dB 이다. 이러한 EIT 시스템을 사용하여 배경의 전해질 용액에 비해 두 배의 저항률을 가지는 물체(바나나)에 대한 기초적인 영상복원 실험을 수행하였다. 본 시스템은 16채널로 제작되었으나 전체를 모듈형으로 설계하여 쉽게 채널의 수를 늘릴 수 있는 장점을 가지고 있어서 향후 64채널 이상의 디지털 EIT시스템을 제작할 계획이며, 인체 내부의 임피던스 분포를 3차원적 으로 영상화하는 연구를 수행 할 예정이다.

• 한국멀티미디어학회논문지
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• 제10권11호
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• pp.1460-1471
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• 2007

휴대용 임베디드 기기에서의 삼차원 엔진은 크게 바이트 코드를 실시간으로 해석하며 실행하는 자바 기반의 JSR184와 C언어 기반의 OpenGL/ES가 있다. 이들 두 표준에서 자바 객체를 지원하는 JSR184는 OpenGL/ES에 비하여 상대적으로 많은 프로세서의 자원을 사용하여 제한된 연산능력을 보유하고 있는 임베디드 기기에 적용할 경우 제약이 따를 수 밖에 없다. 반면에 기존 개인용 컴퓨팅 환경에서 사용되는 삼차원 컨텐츠는 자바의 장점을 이용하여 제작되었기 때문에 유럽에서 많은 사용자 층을 확보하고 있고, 또한 그 컨텐츠의 품질이 우수하여 상용 통신망인 GSM 망에서 많이 서비스 되고 있다. 따라서 GSM 망에서 사용되는 휴대용 임베디드 기기에 기존의 자바 기반 삼차원 컨텐츠를 별도의 변환 과정 없이 지원할 수 있는 JSR184의 지원이 필요하지만, 현재 개발되어 사용되는 자바 기반 삼차원 엔진은 휴대용 기기가 보유한 연산능력에 비하여 상대적으로 많은 연산량을 필요로 하기 때문에 상용제품에 적용하기에 많은 어려움이 따른다. 본 논문에서는 휴대용 임베디드 기기가 가지고 있는 충분하지 않은 연산능력을 바탕으로 자바 객체의 장점을 수용하면서 삼차원 컨텐츠의 처리속도를 향상 시킬 수 있는 바인딩 기법을 제안하였다. 제안된 바인딩 기법은 자바를 이용한 삼차원 컨텐츠를 지원하기 위하여, JSR184의 표준 인터페이스를 상위 계층에서 지원하고, OpenGL/ES와 JSR184를 서로 연결하기 위하여 이기종 코드 변환 언어인 KNI(Kilo Native Interface)를 중간 계층에서 사용하였고, 하위 계층에서 OpenGL/ES의 표준을 구현하였다. 제안하는 바인딩 기법은 모의실험을 통하여 기능을 검증하였고, ARM을 장착한 FPGA를 사용하여 그 성능을 평가하였다.

• 전기학회논문지P
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• 제51권3호
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• pp.149-154
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• 2002

In this paper, we propose a new graphic deformation algorithm for haptic interface system. Our deformable model is based on non-linear elasticity, anisotropy behavior and the finite element method. Also we developed controller for high-speed communication. The proposed controller is based on the PCI/FPGA technology, which could progress the capability of the position calculating and the force data transmitting. The haptic system is composed of the 6DOF force display device, the high-speed controller, HIR library for 3D graphic deformation algorithm and the haptic rendering algorithm. The developed system will be used on constructing the dynamical virtual environment. We demonstrate the relevance of this approach for the real-time simulating deformations of elastic objects. To show the efficiency of our system, we programmed the simulation of force reflecting. As the result of experiment, we found that it has high stability and easy to control for deformable object than some other systems.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.353-357
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• 2014

This paper, presents an efficient hardware architecture of high performance SVC(Scalable Video Coding). This platform uses dedicated hardware architecture to improve its performance. The architecture was prototyped in Verilog HDL and synthesized using the Synopsys Design Compiler with a 65nm standard cell library. At a clock frequency of 266MHz, This platform contains 2,500,000 logic gates and 750,000 memory gates. The performance of the platform is indicated by 30 frames/s of the SVC encoder Full HD($1920{\times}1080$), HD($1280{\times}720$), and D1($720{\times}480$) at 266MHz.