• 진공이야기
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• 제3권2호
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• pp.11-16
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• 2016

Tidal current energy is the most interesting renewable resources that have been less harnessed. Korea has globally outstanding tidal current energy resources and it is highly needed to develop a tidal current energy conversion system. It is reported that the total amount of available tidal current energy is approximately 6GW in Korea. A good tidal site candidate is required a large amount of fast moving water, bathymetry and seabed properties, no conflicts with other users and is close to a load and grid interconnection. In this review, we summarized the results of R&D projects regarding tidal current resources, utilization projects and demonstration test bed.

• 전자공학회논문지A
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• 제29A권7호
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• pp.64-72
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• 1992

VLSI 전송선로의 커패시턴스를 3차원으로 계산하였다. Green's function과 표면전하밀도의 곱의 형태로 주어지는 적분식을 풀어서 커패시턴스를 구하였다. 이때, 표면전하밀도는 도체의 표면을 균일한 면적을 갖는 미소 면적소로 나누어 주었을 때 각각의 면적소 내에서는 일정한 상수값을 갖는다고 가정하였다. 지금까지의 Green's function을 이용한 적분방법에서는 적분식의 계산을 Fourier 적분의 형태로 변환하여 계산하였기 때문에 계산과정에서 어느정도의 오차가 있을 수 밖에 없었지만, 본 논문에서는 Fourier 적분을 사용하는 대신에 이중 적분을 직접적으로 적분할 수 있는 방법을 제시하였다. 이 방법을 사용하여 적용한 결과를 기존의 결과들과 비교를 함으로써, 이의 정확성을 입증하였다.

• 한국컴퓨터정보학회논문지
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• 제16권6호
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• pp.1-10
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• 2011

멀티코어 프로세서를 설계하는데 있어서 구성요소들을 연결하는 와이어 길이의 증가로 인한 지연 현상은 성능향상에 큰 걸림돌이 되고 있다. 멀티코어 프로세서의 와이어 지연 문제를 해결하기 위하여 최근에는 3차원 구조의 멀티코어 프로세서 설계 기술이 많은 주목을 받고 있다. 3차원 구조 멀티코어 프로세서 설계 기술은 코어들을 수직으로 적층함으로써, 물리적인 연결망 길이를 크게 감소시켜 성능향상과 함께 연결망에서 소비되는 전력을 줄일 수 있다. 하지만 많은 전력을 소모하는 회로를 수직으로 적층함으로써 전력밀도가 증가하여 프로세서 내부의 온도가 크게 상승하는 문제를 가지고 있다. 본 논문에서는 3차원 구조 멀티코어 프로세서에서의 발열문제를 해결 할 수 있는 플로어플랜 방법을 제안하기 위해 칩 내부에 적층되는 코어의 수직적 배치 형태를 다양하게 변화시키면서 그에 따른 온도 변화를 살펴보고자 한다. 실험 결과를 통해, 프로세서 내부의 온도 감소를 위해서는 코어와 L2 캐쉬를 수직으로 인접하게 적층함으로써 코어의 온도를 낮추는 기법이 매우 효과적임을 알 수 있다. 코어와 코어가 수직으로 상호 인접하는 플로어플랜과 비교하여, 코어와 L2 캐쉬를 수직으로 인접하게 배치시키는 기법이 4-레이어 구조의 경우에는 평균 22%, 2-레이어 구조의 경우 평균 13%의 온도 감소 효과를 보임을 알 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제35권9_10호
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• pp.421-428
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• 2008

[1]에서 A. Ghafoor는 고장허용 다중컴퓨터에 대한 하나의 모형으로 이븐 연결망 $E_d$를 소개하였고, 최단거리를 갖는 노드 중복 없는 경로를 포함한 여러 가지 성질들을 발표하였다. [1]에서 제안한 노드 중복 없는 경로에 의해 고장 지름을 구하면, 고장 지름은 d+2(d=홀수)와 d+3(d=짝수)이다. 그러나 [1]에서 증명한 노드 중복 없는 경로는 최단 거리가 아니다. 본 논문에서는 이븐 연결망 $E_d$가 노드 대칭임을 보이고, 순환적 교환 순서를 이용하여 이븐 연결망의 최단 거리를 갖는 노드 중복 없는 경로를 제시하고, 고장지름이 d+1임을 증명한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권3호
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• pp.189-195
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• 2004

A 10 Gb/s limiting amplifier IC with the emitter area of $1.5{\times}10{\mu}m^2$ for optical transmission system was designed and fabricated with a AIGaAs/GaAs HBTs technology. In this stud)', we evaluated fine pitch bump using WL-CSP (Wafer Level-Chip Scale Packaging) instead of conventional wire bonding for interconnection. For this we developed WL-CSP process and formed fine pitch solder bump with the $40{\mu}m$ diameter and $100{\mu}m$ pitch on bonding pad. To study the effect of WL-CSP, electrical performance was measured and analyzed in wafer and package module using WL-CSP. In a package module, clear and wide eye diagram openings were observed and the riselfall times were about 100ps, and the output" oltage swing was limited to $600mV_{p-p}$ with input voltage ranging from 50 to 500m V. The Small signal gains in wafer and package module were 15.56dB and 14.99dB respectively. It was found that the difference of small signal gain in wafer and package module was less then 0.57dB up to 10GHz and the characteristics of return loss was improved by 5dB in package module. This is due to the short interconnection length by WL-CSP. So, WL-CSP process can be used for millimeter wave GaAs MMIC with the fine pitch pad.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.183-184
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• 2007

A 40 Gb/s transimpedance amplifier IC was designed and fabricated with a InP/InGaAs HBTs technology. In this study, we interconnect 40Gbps trans impedance amplifier IC to a duroid substrate by a flip chip bonding instead of conventional wire bonding for interconnection. For flip chip bonding, we developed fine pitch bump with the $70{\mu}m$ diameter and $150{\mu}m$ pitch using WLP process. To study the effect of WLP, electrical performance was measured and analyzed in wafer and package module using WLP. The Small signal gains in wafer and package module were 7.24 dB and 6.93dB respectively. The difference of small signal gain in wafer and package module was 0.3dB. This small difference of gain is due to the short interconnection length by bump. The characteristics of return loss was under -10dB in both wafer and module. So, WLP process can be used for millimeter wave GaAs MMIC with the fine pitch pad and duroid substrate can be used in flip chip bonding process.

• 방송공학회논문지
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• 제27권2호
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• pp.207-215
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• 2022

최신 볼류메트릭 기술이 제공하는 높은 기하학적 정확도와 사실성은 실제 객체와 캡춰된 3D 모델 간 높은 일치도를 보장한다. 그럼에도 불구하고 이렇게 획득된 3D 모델은 프레임 간 완전히 독립적인 3D모델로 시퀀스를 구성하고 있다는 측면에서, 매 프레임 모델 표면 구조(Geometry)의 일관성이 보장 되지 않으며, 정점(Vertex)의 밀도가 매우 높고 정점 간 연결 노드(Edge)가 매우 복잡해지는 특징을 확인 할 수 있다. 이 기술을 통해 생성된 3D 모델은 영화나 비디오 게임 제작 파이프라인에서 제작된 모델과는 본질적으로 다르며, 실시간 렌더링, 애니메이션 및 시뮬레이션, 압축과 같은 응용 분야에서 직접 사용하기에 적합하지 않다. 이와는 대조적으로 우리의 방법은 프레임 간 3D 모델 표면 구조의 높은 일관성을 확보하는 리메싱(Remeshing)과 비강체 표면(Non-rigid Shape)의 대응(Correspondences) 및 매칭(Matching)을 통한 점진적 변형(Deformation) 과정 및 텍스쳐 전달(Texture Transfer) 과정을 연결함으로서 볼류메트릭 3D 모델 시퀀스 품질의 일관성을 유지하며, 후 처리 과정의 자동화를 제공한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.649-657
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• 2014

In this study, the effects of the frequency-dependent characteristics of through-silicon vias (TSVs) on the performance of 3D ICs are examined by evaluating a typical interconnection structure, which is composed of 32-nm CMOS inverter drivers and receivers connected through TSVs. The frequency-domain model of TSVs is extracted in S-parameter from a 3D electromagnetic (EM) method, where the dimensional variation effect of TSVs can be accurately considered for a comprehensive parameter sweep simulation. A parametric analysis shows that the propagation delay increases with the diameter and height of the TSVs but decreases with the pitch and liner thickness. We also investigate the crosstalk effect between TSVs by testing different signaling conditions. From the simulations, the worst signal integrity is observed when the signal experiences a simultaneously coupled transition in the opposite direction from the aggressor lines. Simulation results for nine-TSV bundles having regular and staggered patterns reveal that the proposed method can characterize TSV-based 3D interconnections of any dimensions and patterns.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.471-474
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• 1998

In this paper, we consider the problem of optimal broadcasting in recursive circulants under multi-port communication model. Recursive circulant G(N, d) that is defined to be a circulant graph with N vertices and jumps of powers of d is a useful interconnection network from the viewpoint of network metrices. Our model assumes that a processor can transmit a message to $\alpha$ neighboring processors simultaneously where $\alpha$ is two or three. For the broadcasting problem, we introduce 3-trees and 4-trees. And then we show that 3-trees and 4-trees are minimum broadcast trees in 2-port model and 3-port model. Using the above results, we show that recursive circulants g(2m, 2) have optimum broadcasting time in 2-port model and 3-port model.

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2007년 추계학술발표대회 개요집
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• pp.229-231
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• 2007

Recently, 3D-electronic packaging by TSV is in interest. TSV(Through Silicon Via) is a interconnection hole on Si-wafer filled with conducting metal such as Copper. In this research, chips with TSV are connected by electroplated Sn bump without PR. Then chips with TSV are put together and stacked by the methode of Reflow soldering. The stacking was successfully done and had no noticeable defects. By eliminating PR process, entire process can be reduced and makes it easier to apply on commercial production.