• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.26-27
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• 2006

To develop tera-bit level SONOS flash memories, SONOS unit memory and 64 bit flash arrays are fabricated. The unit cells have both channel length and width of 30nm. The NAND & NOR arrays are fabricated on SOI wafer and patterned by E-beam. The unit cells represent good write/erase characteristics and reliability characteristics. SSL-NOR array have normal write/erase operation. These researches are leading the realization of Tera-bit level non-volatile nano flash memory.

• 전자공학회논문지
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• 제51권8호
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• pp.172-177
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• 2014

두 가지 $N_2$ 프로세스(성장 중 반응성 질소 그리고 질소 플라즈마 경화)에 의해 특별히 개선된 AsGeTeS 위에 만들어진 문턱 스위칭 소자를 제시하고자 한다. 적층과 열적 안정적인 소자 구조가 가능한 두 스텝 프로세스에서의 질소의 사용은 나노급 배열 회로의 응용에서의 스위치와 메모리 소자의 집적을 가능하게 한다. 이것의 좋은 문턱 스위칭 특성에도 불구하고 AsTeGeSi 기반의 스위치는 높은 온도에서의 신뢰성 있는 저항 메모리 적용에 중요한 요소를 가진다. 이것은 보통 Te의 농도 변화에 기인한다. 그러나 chalconitride 스위치(AsTeGeSiN)은 $30{\times}30(nm^2)$ 셀에서 $1.1{\times}10^7A/cm^2$가 넘는 높은 전류 농도를 갖는 높은 온도 안정성을 보여준다. 스위치의 반복 능력은 $10^8$번을 넘어선다. 더하여 AsTeGeSiN 선택 소자를 가진 TaOx 저항성 메모리를 사용한 1 스위치-1저항으로 구성된 메모리 셀을 시연하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권1호
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• pp.20-30
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• 2001

A 1.8V $650{\;}\textrm{mm}^2$ 4Gb DRAM having $0.10{\;}\mu\textrm{m}^2$ cell size has been successfully developed using 0.11 $\mu\textrm{m}$DRAM technology. Considering manufactur-ability, we have focused on developing patterning technology using KrF lithography that makes $0.11{\;}\mu\textrm{m}$ DRAM technology possible. Furthermore, we developed novel DRAM technologies, which will have strong influence on the future DRAM integration. These are novel oxide gap-filling, W-bit line with stud contact for borderless metal contact, line-type storage node self-aligned contact (SAC), mechanically stable metal-insulator-silicon (MIS) capacitor and CVD Al process for metal inter-connections. In addition, 80 nm array transistor and sub-80 nm memory cell contact are also developed for high functional yield as well as chip performance. Many issues which large sized chip often faces are solved by novel design approaches such as skew minimizing technique, gain control pre-sensing scheme and bit line calibration scheme.