• 대한전자공학회논문지SD
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• 제46권8호
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• pp.53-60
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• 2009

로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/갑산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기 반 FFT 프로세서를 0.35 ${\mu}m$ CMOS 표준 셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 MHz@2.5V로 동작하여 128점 FFT 연산에 2.13 ${\mu}s$ 가 소요되며, 평균 40.7 dB의 SQNR 성능을 갖는다.

• 대한임베디드공학회논문지
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• 제12권2호
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• pp.71-77
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• 2017

This paper proposes a low complexity frequency modulated continuous wave (FMCW) surveillance radar algorithm. In the conventional surveillance radar systems, the two dimensional (2D) fast Fourier transform (FFT) method is usually employed in order to detect the distance and velocity of the targets. However, in a surveillance radar systems, it is more important to immediately detect the presence or absence of the targets, rather than accurately detecting the distance or speed information of the target. In the proposed algorithm, in order to immediately detect the presence or absence of targets, 1D FFT is performed on the first and M-th bit signals among a total of M beat signals and then a phase change between two FFT outputs is observed. The range of target is estimated only when the phase change occurs. By doing so, the proposed algorithm achieves a significantly lower complexity compared to the conventional surveillance scheme using 2D FFT. In addition, show in order to verify the performance of the proposed algorithm, the simulation and the experiment results are performed using 24GHz FMCW radar module.

• 정보처리학회논문지D
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• 제14D권2호
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• pp.169-180
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• 2007

본 논문은 함수 변환(Function Transform)과 FFT(Fast Fourier Transform)를 사용하는 새로운 XML 문서 클리스터링 기법에 대하여 논한다. 본 문서 클러스터링 기법은 조정자 없이 점진적으로 수행된다. XML 문서는 엘리먼트의 계층적인 구조에 기반하여 이산 함수로 변환된다. 이산 함수는 FFT를 사용하여 벡터로 변환된다. 문서를 나타내는 벡터는 가중치 유클리디안 거리 메트릭을 사용하여 비교된다. 비교 결과가 미리 정의된 값보다 작을 때에는 비교되는 두 개의 문서는 구조적으로 비슷한 것으로 간주되어 동일한 그룹으로 분류된다. XML 문서 클리스터링은 XML 문서의 저장과 검색에 유용하게 사용될 수 있다. 800개의 합서 문서와 520개의 실제 문서를 사용하여 실험하였다. 실험 결과는 함수변환과 FFT는 XML 문서를 엘리먼트의 구조를 기반으로 하여 점진적으로 조정자 없이 효과적으로 분류하는 것을 보여주었다.

• 한국재난정보학회 논문집
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• 제19권4호
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• pp.897-907
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• 2023

연구목적: 본 연구에서는 단일 24GHz FMCW레이더를 사용하여 수집된 적은 양의 학습데이터로 학습된 AI 모델을 사용하여 학습되지 않은 사람의 3가지 자세를 구분하고자 한다. 연구방법: 실내에서 학습 대상자들의 3가지 자세(서기, 앉기, 눕기)에 대한 FFT데이터를 수집하여 2D 이미지로 변환시킨 후 제안하는 2D CNN 모델로 학습시켜 학습에 사용되지 않은 새로운 대상자들의 자세를 잘 구분할 수 있는지 실험을 통해 정확도를 분석하였다. 연구결과: 제안하는 기법을 통해 3가지 자세의 평균 정확도가 89.99%임을 보였고, 기존의 1D CNN이나 SVM 보다 성능이 향상되었다. 결론: 실내에서 재난이 발생하는 경우 단일 FMCW 레이더와 AI 기법을 통해 요구조자의 자세를 추정하고자 하였으며, 학습되지 않은 대상자의 자세도 높은 정확도로 추정이 가능함을 실험을 통해 확인하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.33-40
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• 2005

본 논문에서는 지상파 DMB 단말기 모뎀의 핵심 기능블록으로 사용되는 FFT/IFFT 코어(FFT256/2k)를 설계하였다. 설계된 코어는 Eureka-147 전송 규격에 명시된 4가지 전송모드를 지원할 수 있도록 256/512/1204/2048점 FFT/IFFT를 선택적으로 수행하도록 설계되었다. R2SDF와 R2SDC 구조를 혼합하여 적용함으로써 메모리 용량을 최소화 하였으며, R2SDC 단일 구조로 구현한 경우에 비해 메모리 크기를 약 $62\%$ 감소시켰다. 또한 TS_CBFP(Two Step Convergent Block Floating Point)를 사용하여 SQNR를 향상시켰으며, 50MHz(a)2.5-V로 동작하는 경우 2048점 FFT/IFFT 연산에 $41-\;{\mu}s$가 소요되었다 Verilog-HDL로 설계된 코어는 $0.25-\;{\mu}m$ CMOS Cell 라이브러리로 합성한 결과 약 68,400개의 게이트와 58,130 비트의 메모리로 구현되었으며, switching activity를 산출하여 전력소모를 측정한 결과 2048점 FFT의 경우 113-mW의 전력을 소모하는 것으로 추정되었다. 설계된 코어를 FPGA에 구현하여 동작시킨 결과 정상 동작을 검증하였으며, 전체 평균 50-dB 이상의 SQNR 성능을 보였다.

• 한국통신학회논문지
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• 제27권8B호
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• pp.787-795
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• 2002

본 논문에서 OFDM (Orthogonal Frequency-Division Multiplexing) 시스템용 2K/4K/8K-point 복소 FFT (Fast Fourier Transform) 프로세서의 구조와 그 구현방법을 제안한다. 제안하는 프로세서의 구조는 긴 길이의 DFT를 짧은 길이의 다차원 DFT로 분할하기 위하여 쿨리-투키 알고리듬에 기반 한다. 전치 메모리, 셔플 메모리, 메모리 합성 방법은 다차원 변환을 위한 메모리의 능률적 조작을 위해 사용한다. Booth 알고리듬과 CORDIC (COordinate Rotation DIgital Computer) 프로세서는 각 차원에서 트위들 팩터 곱셈을 위해 사용한다. 또한, CORDIC 프로세서에는 트위들 팩터를 저장하기 위해 필요한 ROM의 사용을 막기 위해 트위들 팩터 발생 방법을 제안한다. 전체 2K/4K/8K FFT 프로세서는 600,000 게이트를 사용하며, 1.8V, 0.18${\mu}m$ CMOS를 이용해 구현한다. 제안하는 프로세서는 8K-point FFT를 273${\mu}s$마다, 2K-point를 68.26${\mu}s$마다 수행할 수 있으며, SNR은 DVB-T의 OFDM을 위해 충분한 48dB를 넘는다.

• 한국군사과학기술학회지
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• 제9권3호
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• pp.116-122
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• 2006

A fast scan digital-IF FFT receiver at the radio communication band is presented for spectrum monitoring applications. It is composed of three parts: RF front-end, fast LO board, and signal processing board. It has about 19GHz/s scan rate, multi frequency resolution from 10kHz to 2.5kHz, and high sensitivity of below -99dBm. The design and performance analysis of the digital-IF FFT receiver are presented.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 대한전자공학회논문지SP
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• 제41권6호
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• pp.261-269
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• 2004

본 논문은 MPEG 오디오 부호화 과정 중 심리음향모델(PAM: Psychoacoustic Model)에 사용되는 FFT를 효율적으로 계산할 수 있는 방법을 제안한다. MPEG 오디오 부호화 과정 중 심리음향 모델 연산은 많은 연산량을 차지하며, 부호화의 실시간 및 저 전력 구현을 위해서는 이의 최적화가 요구된다. 최적화를 위하여 제안하는 알고리듬은 심리음향모델에서 사용하는 입력신호에 대한 1024-샘플 FFT 대신에 서브밴드과정에서 나온 각각의 32개의 밴드에 대하여 32-샘플 FFT를 함으로써 1024-샘플 FFT의 효과를 얻는데 있다. 이때 서브밴드과정을 거친 신호에 대한 FFT에는 에일리어징이 발생하며 이를 줄이기 위하여 버터플라이 구조의 에일리어징 제거블록을 제안한다. 제안한 알고리듬으로 심리음향모델을 구현할 경우 SMR이 약 1dB이내의 오차를 가지며, 기존 알고리듬에 비해 절반의 연산량으로 심리음향 모델을 위한 FFT 스펙트럼을 얻을 수 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2020년도 하계학술대회
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• pp.563-566
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• 2020

본 논문은 초고해상도 컴퓨터 홀로그램 생성을 위한 GPU 기반 2D Shift-FFT 의 효율적인 구현 방법을 제안한다. 본 연구가 제안하는 알고리즘은 기존에 여섯 단계로 이루어진 처리과정을 다섯 단계로 줄임으로서, 병렬처리에서 비효율적인 메모리 접근 과정을 줄인다. 또한, 핀드(pinned) 메모리 기반의 CPU-GPU 데이터 통신 통로인 핀드 버퍼(pinned buffer)를 사용하고 다중 스트림을 채용함으로써, GPU 활용의 주요 병목원인이 되는 데이터 통신의 부하를 줄이고 GPU 활용 효율을 높인다. 본 연구는 제안하는 알고리즘의 효용성을 증명하기 위해 서로 다른 두 시스템에 알고리즘을 구현하고, 다양한 크기의 행렬에 대한 2D-FFT 처리에 대한 성능을 측정하였다. 그 결과, CPU 기반의 FFTW 라이브러리 대비 최대 3 배, 동일한 GPU 를 사용하는 cuFFT 라이브러리 대비 최대 1.5 배 높은 성능을 달성하였다. 이러한 결과는, 본 연구가 제안하는 알고리즘의 효용성을 보여주는 결과다.