• 정보처리학회논문지A
• /
• 제13A권4호
• /
• pp.371-380
• /
• 2006

본 논문은 패션 디자인 분야에서 완성된 의상의 모델 사진을 활용해 다양한 원단(직물)을 직접 Draping함으로써 새로운 디자인을 창출할 수 있고 직접 샘플이나 시제품을 제작하지 않고도 시뮬레이션만으로 의상 작품을 확인 할 수 있다. 또한 모델과 원단 이미지에 대한 데이터베이스를 구축하여 실시간으로 Mapping 결과를 확인할 수 있는 시스템을 구현하였다. 그리고 여기에서 추출되는 시제품을 3D 모델에 입혀 시뮬레이션 할 수 있도록 하기 위한 과정으로 우선 여러 옷감 조각들을 이용하여 가상의 3D 인체 모델에 옷을 입히기 위한 의복 시뮬레이션 시스템을 제안한다. 제안된 시스템은 3D 인체 모델 파일과 2D 재단 패턴 파일을 읽어 들인 다음에 mass-spring model에 기반한 물리적 시뮬레이션에 의해 의복을 착용한 3D 모델을 생성한다. 본 논문의 시스템은 사실적인 시뮬레이션을 위하여 인체 모델을 구성하는 삼각형과 의복을 구성하는 삼각형 사이의 충돌을 검사하고 반응 처리를 수행하였다. 인체를 구성하는 삼각형의 수가 매우 많으므로, 이러한 충돌 검사 빛 반응 처리는 많은 시간을 필요로 한다. 이 문제를 해결하기 위하여, 본 논문에서는 Octree 공간 분할 기법을 이용하여 충돌 검사 및 반응 처리 수를 줄이는 방법을 이용하여 사실적인 영상을 생성할 수 있었고, 수초 이내에 가상 인체 모델에 의복을 입힐 수 있었다.

• 정보보호학회논문지
• /
• 제12권2호
• /
• pp.21-34
• /
• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.