• The Magazine of the IEIE
• /
• v.31 no.8
• /
• pp.83-95
• /
• 2004

이더넷 특유의 범용성과 라인 속도의 포워딩 기능을 제공하는 고성능 네트워크 프로세서의 등장으로 메트로 이더넷의 핵심 장비로 선보인 이더넷 스위치는 메트로 영역에서의 성공 여세를 몰아코어 영역까지 적용범위를 확장하고 있다. 이러한 이더넷 스위치의 시장 변화에 따라 세계 유수의 이더넷 스위치 벤더는 스위칭 용량에 있어서는 수 Tbps ∼ 수 십 Tbps, 라인 인터페이스 및 패킷 처리 능력에 있어서는 10 기가비트 이더넷을 넘어 이것의 후속 버전인 40 기가비트 이더넷 혹은 100 기가비트 이더넷을 수용하면서 캐리어 수준의 신뢰도를 제공하는 차세대 이더넷 스위치 개발을 가속화하고 있는 실정이다.(중략)

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 1998.11a
• /
• pp.317-322
• /
• 1998

본 논문에서는 10Mbps 뿐만 아니라 100Mbps를 지원하는 패스트 이더넷 제어기인 LAN-100 IP 모듈 개발과 물리 계층에 대한 인터페이스인 LN-100 어댑터에 대해 논한다. LAN-100 IP 모듈은 10Mbps 및 100Mbps 속도를 지원하는데 이를 위해 SMC사의 Feast 91C100 Fast Ethernet controller를 사용하였다. 따라서 본 논문에서 주로 다루고자 하는 내용은 이 이더넷 칩의 디바이스 드라이버 개발에 관해서이다. 즉, 이더넷 초기화 과정과 이더넷 송신부 및 수신부 그리고 인터럽터 처리에 대해 논한다. 또한 개발된 드라이버의 송수신 성능에 관한 내용도 함께 다룬다.

• The Magazine of the IEIE
• /
• v.31 no.8
• /
• pp.73-82
• /
• 2004

SONET/SDH 전송망에서의 데이터 전송율은 10Gb/s급인 OC-192에서 40Gb/s급인 OC-768 로 발전하였으며, 이더넷 (Ethernet)에서의 데이터 전송율은 1998년 1기가비트 이더넷 기술이 표준화된데 이어 2002년에 10기가비트 이더넷기술의 표준화가 완료되었고 조만간 후속 기술로서 40Gb/s또는 100Gb/s급의 이더넷에 대한 논의가 대두될 것으로 예측된다.(중략)

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.36 no.12B
• /
• pp.1601-1610
• /
• 2011

This paper discusses standardization activities, requirements and enabling technologies for 100G Ethernet and 100G OTN. The need of 100Gbps transport capacity has been gaining greater interest from service providers and carrier vendors. Moreover, optical transport networks based on OTN/DWDM are changing their properties to apply Ethernet traffic which is dramatically increasing. We realize and experimentally demonstrate OTU4 framer with commercial FPGA. The key features of the realized OTU4 framer are parallel signal processing function, multi-lane distribution function, GMP function and FEC function. The realized OTU4 framer has the large signal processing capacity of 120Gbps, which allows to transport about 120Gbps client signals such as $12{\times}10G$ Ethernet and $3{\times}40G$ Ethernet. The realized OTU4 framer has the advantages to quickly adjust to changing markets and new technologies by using commercial FPGA instead of ASIC.

• Journal of KIISE:Computing Practices and Letters
• /
• v.11 no.1
• /
• pp.92-99
• /
• 2005

In this paper, we present a high-level design methodology applied on a network system-on-a-chip(SOC) using SystemC. The main target of our approach is to get optimum performance parameters for high network address translation(NAT) throughput. The Fast Ethernet media access controller(MAC) and its direct memory access(DMA) controller are modeled with SystemC in transaction level. They are calibrated through the cycle-based measurement of the operation of the real Verilog register transfer language(RTL). The NAT throughput of the model is within $\pm$10% error compared to the output of the real evaluation board. Simulation speed of the model is more than 100 times laster than the RTL. The validated models are used for intensive architecture exploration to find the performance bottleneck in the NAT router.

• Proceedings of the Korean Information Science Society Conference
• /
• 2011.06a
• /
• pp.403-406
• /
• 2011

한국해양연구원에서는 국토해양부의 지원을 받아 2010년 7월부터 새로운 개념의 해저로봇 개발에 착수하였다. 새로이 개발되는 해저로봇은 프로펠러 방식으로 추력을 얻는 기존의 해저로봇과는 달리 여러 개의 관절로 이루어진 6개의 다리를 이용하여 해저면에 근접해서 보행과 유영으로 이동하는 해저로봇으로 강조류와 악시계의 환경에서도 운용이 가능한 로봇이다. 이 해저보행로봇 시스템은 선상시스템과 완충기, 그리고 해저보행로봇으로 구성되며, 이들 사이는 광변환기를 통해서 광케이블로 연결된다. 선상시스템에는 해저로봇의 제어 및 모니터링을 위하여 10대의 컴퓨터가 설치되어 있고, 완충기와 해저로봇에 각각 1대의 입출력 컴퓨터가 내장되어 장착된 센서와 모터의 인터페이스를 담당한다. 본 논문에서는 해저보행로봇의 통신 시스템을 소개하고, 이 통신 시스템에서 사용되기 위하여 설계된 메시지의 통신 프로토콜을 설명한다. 해저보행로봇 시스템의 주 네트워크는 기가비트 이더넷이며, 안정된 통신 환경의 소규모 독립 네트워크이다. 완충기와 해저보행로봇에는 최대 100㎐로 동작하는 다양한 직렬 통신 방식을 갖는 다수의 센서와 모터가 장착되어 있는데, 입출력 컴퓨터가 이더넷 네트워크와의 인터페이스 역할을 수행하여 계층적 네트워크를 구성한다. 로봇 제어에서는 실시간성이 중요하기 때문에 이더넷에서 통신 메시지는 한 번의 전송으로 여러 컴퓨터에 전달할 수 있도록 멀티캐스팅을 사용하여 전송된다. 설계된 통신 프로토콜은 이러한 해저로봇 시스템의 특성에 적합한 간결한 구조로 설계되었으며, 최대 255개의 주소를 지정할 수 있고 255 종류의 메시지 형태를 설정할 수 있다.

• 한국정보통신설비학회:학술대회논문집
• /
• 2005.08a
• /
• pp.53-55
• /
• 2005

일반주택지역을 위한 초고속인터넷 제공방안은 xDSL과 HFC 기술방식이 적용되어 왔다. HFC는 전송속도의 기술적 한계를 가지며, xDSL은 기존 동선을 활용하는 솔루션으로 경제적인 장점을 가지지만 동선 선로품질에 따라 품질저하가 발생한다. 이에 UTP케이블이 기포설된 1등급 아파트에만 공급 가능하였던 100Mbit/s 패스트이더넷을 일반주택지역에 공급하기 위한 유사FTTH 시스템이 개발되어 현장에 운용 중이다. 광코어 절감 및 운용유지 측면을 고려하여 WDM-PON (Wavelength Division Multiplexing-Passive Optical Network, 파장분기 수동형광가입자망) 방식을 채택하였으며, 가입자 인근 전주까지 광케이블이 포설되어 ONU(Optical Network Unit)가 설치되며, ONU로부터 가입자 댁내 단말까지 가공형 UTP케이블을 통해 패스트이더넷을 공급하는 방식이다.

• Journal of the Korea Convergence Society
• /
• v.8 no.8
• /
• pp.9-15
• /
• 2017

With the development of semiconductor integration technology, central processing units and storage devices have been miniaturized and performance has been rapidly developed, interconnection network technology is becoming a more important factor in terms of the performance of high performance computing system. In this paper, we analyze the trend of interconnection network technology used in high performance computing. Interconnect technology, which is the most widely used in the Supercomputer Top 500(2017. 06.), is an Infiniband. Recently, Ethernet is the second highest share after InfiniBand due to the emergence of 40/100Gbps Gigabit Ethernet technology. Gigabit Ethernet, where latency performance is lower than InfiniBand, is preferred in cost-effective medium-sized data centers. In addition, top-end HPC systems that demand high performance are devoting themselves from Ethernet and InfiniBand technologies and are attempting to maximize system performance by introducing their own interconnect networks. In the future, high-performance interconnects are expected to utilize silicon-based optical communication technology to exchange data with light.

• Journal of the Institute of Electronics Engineers of Korea CI
• /
• v.46 no.3
• /
• pp.96-106
• /
• 2009

Extending the scale of the distributed processing in a single Ethernet cluster is physically restricted by maximum ports per switch. This paper presents an implementation of MPI-based multicluster consisting of multiple Ethernet switches for extending the scale of distributed processing, and a asymptotical analysis for communication overhead through execution-time analysis model. To determine an optimum task partitioning, we analyzed the processing time for various partitioning schemes, and AAP(accumulator array partitioning) scheme was finally chosen to minimize the overall communication overhead. The scope of data partitioned in AAP was modified to fit for incremented nodes, and suitable load balancing algorithm was implemented. We tried to alleviate the communication overhead through exploiting the pipelined broadcast and flat-tree based result gathering, and overlapping of the communication and the computation time. We used the linear pipeline broadcast to reduce the communication overhead in intercluster which is interconnected by a single link. Experimental results shows nearly linear speedup by the proposed parallel distributed GHT implemented on MPI-based Ethernet multicluster with four 100Mbps Ethernet switches and up to 128 nodes of Pentium PC.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.32 no.8A
• /
• pp.785-793
• /
• 2007

This paper presents the digital signal processing submodule of a 100Base-TX Ethernet receiver to support 100Mbps at TP cable channel. The proposed submodule consists of programmable gain controller, timing recovery, adaptive equalizer and baseline wander compensator. The measured Bit Error Rate is less than $10^{-12}BER$ when continuously receiving data up to 150m. The proposed signal processing submodule is implemented in digital circuits except for PLL and amplifier. The performance improvement of the proposed equalizer and BLW compensator is measured about 1dB compared with the existing architecture that removes BLW using errors of an adaptive equalizer. The architecture has been modeled using Verilog-HDL and synthesized using samsung $0.18{\mu}m$ cell library. The implemented digital signal processing submodule operates at 142.7 MHz and the total number of gates are about 128,528.