본 논문에서는 ADPLL의 잡음 개선을 위해 8비트 SVBS-TDC (Semi-Vernier Binary-Search Time-to-Digital Converter)를 제안했다. TDC의 동작 속도를 높이기 위해 인코더 등 디지털 블록을 사용하지 않는 BS-TDC (Binary-Search TDC) 구조를 사용했으며, 버니어 구조를 적용하여 기존의 BS-TDC에 비해 해상도를 10배 이상 증가시켰다. TDC의 단점인 좁은 입력범위를 개선하기 위해 버니어 구조를 절반만 적용하여 510ps의 넓은 입력 범위를 확보했다. 제안하는 SVBS-TDC는 65nm CMOS 공정으로 설계하였고, 모의실험 결과 1.2V 전원 전압에서 동작 속도는 200MHz이고 해상도는 4ps로서 ADPLL의 잡음 특성을 효과적으로 개선함을 확인하였다.
휴대용 전자 기기 수요가 증가하면서 저전력 회로에 대한 관심이 커지고 있다. 이와 더불어 프로세서 데이터 패스의 폭이 넓어지고, 파이프라인의 단계가 많아짐에 따라, 사용되는 플립플롭의 수가 증가하였다. 그로 인해 플립플롭의 전력 소모 및 성능이 전체 시스템에 미치는 영향이 커졌다. 또한, 반도체 공정 스케일이 점점 줄면서, 공급 전압과 문턱 전압이 감소되었고 이로 인해 노이즈가 회로에 미치는 영향이 커지고 있다. 본 논문에서는 노이즈 면역을 향상시키면서도 저전력 시스템에 사용할 수 있는 플립플롭을 제안하고자 한다. 제안한 회로는 1.2V에서 동작하는 65nm CMOS 공정으로 구현하였다.
연구배경: 기관지 내시경은 기도를 통하여 내시경을 삽입한 후 약 10-30분 가량의 시술을 포함하기 때문에 호흡기계에 병태 생리학적 변화를 동반할 가능성이 있다. 이에 저자들은 기관지내시경 검사에 따른 경피적 산소 포화도의 변화와 검사 전후 동맥혈 가스 및 폐기능의 변화를 보고자 하였다. 방 법: 144명의 환자를 대상으로 기관지 내시경을 입으로 삽입하여 실시하였으며 내시경 전과정을 통하여 pulse oximetry를 사용하여 왼쪽 검지 손가락 끝에서 l 분 간격으로 산소 포화도를 측정하였다. 16명의 환자를 대상으로 내시경 시행전과 직후에 폐기능과 동맥혈 가스검사를 시행하였다. 결 과: 기관지내시경의 평균 시술시간은 14.5분이었고, $SaO_2$는 평균 8.4분후에 최저로 떨어져 $89.0{\pm}5.54%$로 기저치보다 8% 저하되었으나 종결시 회복되었다. 산소 공급군과 비공급군에서 시술시간은 산소공급군에서 유의하게 길었으나, $SaO_2$의 감소는 산소비공급군에서 8.4%로, 산소 공급군의 6.4%보다 컸으나 통계적 유의성은 없었다. 산소 비공급군에서 Biopsy군와 BAL군이 Washing군에 비하여 $SaO_2$ 저하가 더 큰 경향을 보였으나 종결시에는 유사하게 회복되었다. 기관지내시경 시행전 $PaO_2$ 및 $FEV_1$의 정도는 기관지내시경중의 $SaO_2$ 감소정도에 큰 영향을 미치지 않았다. 기관지내시경을 전후하여 시행한 ABG상 경미한 $PaO_2$의 감소와 $PaCO_2$의 증가를 보였으며, vP기능 검사상 $FEV_1$의 감소(P<0.05)와 RV의 증가를 보였으나 기도 저항과 폐확산능의 변화는 없었다. 기관지내시경을 전후하여 비교하였을 때 Washing군은 폐기능의 큰 변화가 없었으나, Biopsy군과 BAL군은 기관지내시경후 $FEV_1$이 감소하고 RV가 증가하였으며, 통계적으로 유의하진 않았으나 BAL군에서 더욱 두드러졌다.
A new ion source has been designed, fabricated, and installed at the NBTS (Neutral Beam Test Stand) at the KAERI (Korea Atomic Energy Research Institute) site. The goalis to provide a 100 keV, 2MW deuterium neutral beam injection as an auxiliary heating of KSTAR (Korea Super Tokamak Advanced Research). To cope with power demand, an ion current of 50 A is required considering the beam power loss and neutralization efficiency. The new ion source consists of a magnetic cusp bucket plasma generator and a set of tetrode accelerators with circular copper apertures. The plasma generator for the new ion source has the same design concept as the modified JAEA multi-cusp plasma generator for the KSTAR prototype ion source. The dimensions of the plasma generator are a cross section of $59{\times}25cm^2$ with a 32.5 cm depth. The anode has azimuthal arrays of Nd-Fe permanent magnets (3.4 kG at surface) in the bucket and an electron dump, which makes 9 cusp lines including the electron dump. The discharge properties were investigated preliminarily to enhance the efficiency of the beam extraction. The discharge of the new ion source was mainly controlled by a constant power mode of operation. The discharge of the plasma generator was initiated by the support of primary electrons emitted from the cathode, consisting of 12 tungsten filaments with a hair-pin type (diameter = 2.0 mm). The arc discharge of the new ion source was achieved easily up to an arc power of 80 kW (80 V/1000 A) with hydrogen gas. The 80 kW capacity seems sufficient for the arc power supply to attain the goal of arc efficiency (beam extracted current/discharge input power = 0.8 A/kW). The accelerator of the new ion source consists of four grids: plasma grid (G1), gradient grid (G2), suppressor grid (G3), and ground grid (G4). Each grid has 280 EA circular apertures. The performance tests of the new ion source accelerator were also finished including accelerator conditioning. A hydrogen ion beam was successfully extracted up to 100 keV /60 A. The optimum perveance is defined where the beam divergence is at a minimum was also investigated experimentally. The optimum hydrogen beam perveance is over $2.3{\mu}P$ at 60 keV, and the beam divergence angle is below $1.0^{\circ}$. Thus, the new ion source is expected to be capable of extracting more than a 5 MW deuterium ion beam power at 100 keV. This ion source can deliver ~2 MW of neutral beam power to KSTAR tokamak plasma for the 2012 campaign.
디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다.
In this study, experiments were conducted for micro pattern printing to combine solution atomization process and stencil printing based on electrospray deposition. The stencil mask fabricated by etching the photosensitive glass placed below 0.3 mm distance to substrate has 100 um line width. The process parameters of electrospray deposition system for the atomization of the solution are applied voltage and supply flow rate of the solution. Meniscus angle of cone-jet was optimized by varying the supply flow rate from 0.3 ml/hr to 0.7 ml/hr. Voltage condition was verified having symmetric cone-jet angle and no pulsation at 8.5 kV applied voltage. In addition, a number of micro patterns are printed using a single 1 step process by solution atomization process. Variable line width of approximate 100 um was confirmed by changing conditions of solution atomization regardless of the pattern size of stencil mask.
Independent-Gate-Mode Double-Gate(IGM-DG) MOSFET은 기존의 bulk-MOSFET에 비해 향상된 채널 제어능력을 가지며, front-게이트와 back-게이트를 서로 다른 전압으로 구동가능하다는 이점을 가진다. 따라서, 이를 이용한 회로설계는 4-terminal의 자유도를 이용함으로써 회로성능의 향상 뿐 아니라 집적도 향상을 기대할 수 있다. 본 논문에서는 IGM-DG MOSFET의 장점을 이용하여 TIA, feedforward LA, 및 OB로 구성된 15Gb/s 광수신기를 설계하고, HSPICE 시뮬레이션을 통한 회로성능 검증 및 외부환경과 소자의 특성변화에 따른 안정성을 검증하였다.
본 논문은 시리얼 링크를 위한 레퍼런스 클록이 없고 4x 오버샘플링 방식의 위상 및 주파수 검출기 구조를 갖는 하프 레이트 클록 및 데이터 복원 회로를 제안하였다. 위상 검출기는 4개의 업/다운 신호를 생성함으로써 위상 에러를 검출하고, 주파수 검출기는 위상 검출기 출력에 의해 만들어진 업/다운 신호를 이용하여 주파수 에러를 검출한다. 그리고 위상 검출기와 주파수 검출기의 여섯 개 신호는 전하 펌프로 흘러 들어가는 전류의 양을 조절한다. 네 개의 차동 버퍼로 구성된 VCO는 4x 오배샘플링을 위한 8개의 클록을 생성한다. 0.18um CMOS 공정을 사용하였고, 실험 결과 제안된 회로는 3.125Gbps의 속도로 클록과 데이터를 복원해 낼 수 있었다. 제안된 구조의 PD와 FD를 사용하여 24%의 넓은 트래킹 주파수 범위를 가진다. 측정된 클록의 지터(p-p)는 약 14ps였다. CDR은 1.8v의 단일 전원 공급기를 사용하였고, 전력소모는 약 140mW이다.
We have optimally designed and implemented by a monolithic microwave integrated circuit(MMIC) the low noise amplifier(LNA) of 5.8GHz band composed of receiver front-end(RFE) in a on-board equipment system for dedicated short range communication using a depletion-mode GaAs MESFET. The LNA is provided with two active devices, matching circuits, and two drain bias circuits. Operating at a single supply of 3V and a consumption current of 18㎃, The gain at center frequency 5.8GHz is 13.4dB, Noise figure(NF) is 1.94dB, Input 3rd order intercept point(lIPS) is 3dBm, and Input return loss(5$_{11}$) and Output return loss(S$_{22}$) is -l8dB and -13.3dB, respectively. The circuit size is 1.2$\times$O.7$\textrm{mm}^2$.EX>.>.
본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay)에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 $0.13{\mu}m$ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 $0.58\;mm^2$ 이다 시뮬레이션 결과 25 kHz 의 신호 대역 내에서 91.3 dB의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 $290{\mu}W$ 임을 확인하였다.
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[게시일 2004년 10월 1일]
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