• 대한전자공학회논문지SD
• /
• 제45권2호
• /
• pp.21-27
• /
• 2008

본 논문에서는 CMOS $0.18-{\mu}m$ 공정을 이용한 16:1 바이너리-트리 멀티플렉서(MUX)를 기술한다. 본 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 둔감하게 동작할 수 있도록 여러 딜레이 보상 기법들을 적용하였다. 제안하는 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 셋업 마진과 홀드 마진이 최적 값인 0.5UI를 약 0.05UI의 표준편차 내에서 유지할 수 있음을 모의실험을 통하여 확인하였다. 이러한 결과는 CMOS 로직 회로의 특성이 민감하게 변화함에도 불구하고 제안된 딜레이 보상 기법이 효과적으로 적용되었으며, 따라서 회로의 신뢰성이 매우 향상되었음을 나타낸다. 본 MUX는 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작되었으며, 테스트 보드로 검증되었다. 전원 전압이 1.8-V인 환경에서, MUX의 최대 data-rate과 면적은 각각 1.65-Gb/s와 0.858 $mm^2$이고, 24.12 mW의 전력을 소모하며, 출력 eye opening은 1.65-Gb/s의 동작 환경에서 272.53 mV, 266.55 ps으로 측정되었다.

• 대한전자공학회논문지SD
• /
• 제46권1호
• /
• pp.98-106
• /
• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.

• 한국통신학회논문지
• /
• 제15권2호
• /
• pp.147-154
• /
• 1990

갈륨비소를 사용한 SCFL을 채택하여 4:1 시분할 멀티플랙서를 설계하였다. 설계된 멀티플렉서는 2:1 시분할 주파수 분할기를 사용하여 2:1 멀티플렉서 2단을 사용하였다. 시뮬레이션 결과, 최고 동작 주파수는 6.25GHz이었고 전력소모는 192mW이었다. 따라서 최대 출력 bit율은 12.5Gbit/sec를 얻었다. 이 결과 기존의 멀티플렉서에 비해 속도 및 전력소모 면에서 상당히 개선된 것이다.

• 한국산업정보학회논문지
• /
• 제20권1호
• /
• pp.1-7
• /
• 2015

In this paper, a 12-bit high resolution, power and area efficiency hybrid digital pulse width modulator (DPWM) with process and temperature (PT) calibration has been proposed for digital controlled DC-DC converters. The hybrid structure of DPWM combines a 6-bit differential tapped delay line ring-mux digital-to-time converter (DTC) schema and a 6-bit counter-comparator DTC schema, resulting in a power and area saving solution. Furthermore, since the 6-bit differential delay line ring oscillator serves as the clock to the high 6-bit counter-comparator DTC, a high frequency clock is eliminated, and the power is significantly saved. In order to have a simple delay cell and flexible delay time controllability, a voltage controlled inverter is adopted to build the deferential delay cell, which allows fine-tuning of the delay time. The PT calibration circuit is composed of process and temperature monitors, two 2-bit flash ADCs and a lookup table. The monitor circuits sense the PT (Process and Temperature) variations, and the flash ADC converts the data into a digital code. The complete circuits design has been verified under different corners of CMOS 0.18um process technology node.

• 조명전기설비학회논문지
• /
• 제22권12호
• /
• pp.64-70
• /
• 2008

종래의 준 랜덤 주파수 캐리어(PRC : Pseudo-Randomized Frequency Carrier) 변조기법을 3상 H-브리지 멀티레벨 인버터(HBML: H-Bridge Multi-Level Inverter)에 적용하는 경우, 스위칭 주파수의 2배 주파수 영역에서 큰 스펙트럼 클러스터가 그대로 존재하는 문제점이 있다. 본 연구에서는 서로 2배의 주파수 비율을 갖는 2개의 고정주파수 삼각파 캐리어와 3단계 멀티플렉서(MUX : Multiplexer)를 이용하여 종래의 PRC기법의 고조파 스펙트럼 확산 효과를 개선하였다. 제안된 기법은 1.5[kw]급 3상 HBML인버터 구동시스템에 적용하였으며, 종전의 방법과 제안된 방법의 전압 및 전류 고조파 스펙트럼을 비교 검토하였다.

• 한국통신학회논문지
• /
• 제21권12호
• /
• pp.3235-3245
• /
• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.