• Journal of the KSME
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• v.56 no.7
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• pp.36-39
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• 2016

이 글에서는 1G DR AM급 이상의 고집적 반도체 소자를 제조하기 위해 필수적인 표면 평탄화 방법으로 CMP(Chemical Mechanical Planarization) 공정을 소개한다. 특히 반도체 소자를 구성하는 재료의 화학적 반응과 기계적 마멸 정도에 적합한 연마(polishing) 처방을 제공하고자 한다.

• Korean Chemical Engineering Research
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• v.53 no.4
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• pp.517-523
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• 2015

As the aluminum (Al) metallization process was replaced with copper (Cu), the damascene process was introduced, which required the planarization step to eliminate over-deposited Cu with Chemical Mechanical Polishing (CMP) process. In this study, the verification of the corrosion inhibitors, one of the Cu CMP slurry components, was conducted to find out the tendency regarding the carboxyl and amino functional group in neutral environment. Through the results of etch rate, removal rate, and chemical ability of corrosion inhibitors based on 1H-1,2,4-triazole as the base-corrosion inhibitor, while the amine functional group presents high Cu etching ability, carboxyl functional group shows lower Cu etching ability than base-corrosion inhibitor which means that it increases passivation effect by making strong passivation layer. It implies that the corrosion inhibitor with amine functional group was proper to apply for 1st Cu CMP slurry owing to the high etch rate and with carboxyl functional group was favorable for the 2nd Cu CMP slurry due to the high Cu removal rate/dissolution rate ratio.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2004.05a
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• pp.149-149
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• 2004

반도체 산업이 급속하게 발전함에 따라 고집적, 대용량이 요구되고 있으며, 이에 따라 선폭의 미세화, 웨이퍼 크기의 증가, 패턴의 다층화가 필수적인 조건으로 대두되고 있다. 이러한 요구를 만족시키기 위해서는 고정도의 표면상태와 칩과 웨이퍼 전면에서의 균일한 가공이 필요하다. 따라서 화학 기계적 연마를 통한 안정하고 고성능의 평탄화는 고집적 소자형성에 있어서 핵심 기술이 되고 있다.(중략)

• Tribology and Lubricants
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• v.37 no.6
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• pp.213-223
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• 2021

Electrochemical mechanical planarization (ECMP) was developed to overcome the shortcomings of conventional chemical mechanical planarization (CMP). Because ECMP technology utilizes electrochemical reactions, it can have a higher efficiency than CMP even under low pressure conditions. Therefore, there is an advantage in that it is possible to reduce dicing and erosions, which are physical defects in semiconductor CMP. This paper summarizes the papers on ECMP published from 2003 to 2021 and analyzes research trends in ECMP technology. First, the material removal mechanisms and the configuration of the ECMP machine are dealt with, and then ECMP research trends are reviewed. For ECMP research trends, electrolyte, processing variables and pads, tribology, modeling, and application studies are investigated. In the past, research on ECMP was focused on basic research for the development of electrolytes, but it has recently developed into research on tribology and process variables and on new processing systems and applications. However, there is still a need to increase the processing efficiency, and to this end, the development of a hybrid ECMP processing method using another energy source is required. In addition, ECMP systems that can respond to the developing metal 3D printing technology must be researched, and ECMP equipment technology using CNC and robot technology must be developed.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2004.05a
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• pp.144-144
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• 2004

마이크로프로세서가 점점 더 고집적화 되어감에 따라 가장 중요한 반도체 제조 기술 중 하나인 로광시 초점 심도를 맞추기 위해 웨이퍼의 광역 평탄화가 요구되어 왔다. 화학 기계적 연마기술(CMP： Chemical Mechanical Polishing)은 80년대 중반 IBM에 의해 제안된 이후 이러한 요구를 만족시키기 위해서 마이크로프로세서산업에 있어서 필수 기술로 자리매김 되고 있다. 화학 기계적 연마기술은 연마 결과에 영향을 미치는 인자가 많아 체계적인 기술로 발전되지 못하고 경험적인 기술에 머물러 있는 단계이다.(중략)

• Proceedings of the Korean Vacuum Society Conference
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• 1995.06a
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• pp.33-33
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• 1995

• Journal of the Korean Society for Precision Engineering
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• v.13 no.11
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• pp.46-56
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• 1996

Planarization technique is rapidly recognized as a critical step in chip fabrication due to the increase in wiring density and the trend towards a three dimensional structure. Global planarity requires the preferential removal of the projecting features. Also, the several materials i.e. Si semiconductor, oxide dielectric and sluminum interconnect on the chip, should be removed simultaneously in order to produce a planar surface. This research has investihgated the development of the chemical mechanical polishing(CMP) machine with uniform pressure and velocity mechanism, and the pad insensitive to pattern topography named hard grooved(HG) pad for global planarization. Finally, a successful result of uniformity less than 5% standard deviation in residual oxide film and planarity less than 15nm in residual step height of 4 inch device wafer, is achieved.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.383-385
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• 2013

반도체소자의 고속실현을 위해서 알루미늄배선에서 40% 가량 성능을 높이는 반면 제조비용은 30%까지 낮출 수 있는 구리를 선호하고 있으나, 식각이 잘 되지 않아 원하는 패턴으로 만들어 내기가 곤란한 공정기술의 어려움과 구리물질이 지닌 유독성문제를 가지고 있다. 기존의 식각기술로는 구리패턴을 얻을 수 없는 기술적 한계 때문에 화학.기계적 연마(CMP)를 이용한 평탄화와 연마를 통해서 구리배선을 얻는 다마스커스(Damascene)기술이 개발됐고 이를 이용한 구리배선기술이 현실적으로 가능하게 됐다. CMP를 이용한 평탄화 및 연마 공정에서 Wafer에 도포된 구리의 두께를 실시간으로 측정하여 정밀하게 제어할필요가 있는데, 본 논문에서는 와전류를 이용하여 옹고스트롬 단위의 두께를 실시간으로 측정하여 제어 하는 시스템구현에 대해 기술한다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.81-81
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• 2007

Chemical mechanical polishing (CMP) 공정은 deep 서브마이크론 집적회로의 다층배선구조률 실현하기 위해 inter-metal dielectric (IMD), inter-layer dielectric layers (ILD), pre-metal dielectric (PMD) 층과 같은 절연막 외에도 W, Al, Cu와 같은 금속층을 평탄화 하는데 효과적으로 사용되고 있으며, 다양한 소자 제작 및 새로운 물질 등에도 광범위하게 응용되고 있다. 하지만 Cu damascene 구조 제작으로 인한 CMP 응용 과정에서, 기계적으로 깨지기 쉬운 65 nm의 소자 이하의 구조에서 새로운 저유전상수인 low-k 물질의 도입으로 인해 낮은 하력의 기계적 연마가 필요하게 되었다. 본 논문에서는 전기화학적 기계적 연마 적용을 위해, I-V 특성 곡선을 이용하여 active, passive, transient, trans-passive 영역의 전기화학적 특성을 알아보았으며, Cu 막의 표면 형상을 알아보기 위해 scanning electron microscopy (SEM) 측정과 energy dispersive spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.11 no.12
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• pp.1084-1090
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• 1998

As device sizes are scaled down to submicron dimensions, planarization technology becomes increasingly important for both device fabrication and formation of multilevel interconnects. Chemical mechanical polishing (CMP) has emerged recently as a new processing technique for achieving a high degree of planarization for submicron VLSI applications. The polishing process has many variables, and most of which are not well understood. The factors determine the planarization performance are slurry and pad type, insert material, conditioning technique, and choice of polishing tool. Circuit density, pattern size, and wiring layout also affect the performance of a CMP planarization process. This paper presents the results of studies on CMP process window characterization for 0.35 micron process with 5 metal layers.