• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.497-500
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• 2000

본 논문에서는 TTS 알고리듬을 16 비트 고정 소수점 DSP인 TMS320C6201을 이용해 다채널 실시간 구현하였으며, 실제로 음성처리 부가 서비스 시스템에 보드 형태로 구현하여 응용하였다. 구현된 TTS는 최적화 작업을 통해 최대 40 MHz 클록으로 채널 당 2초의 합성음 생성하도록 했으며, 개발된 TTS 보드는 두 개의 DSP를 사용하여 DSP 당 8 채널씩 총 16 채널을 수용하였다 실험 결과, 모든 채널에서 실시간적으로 음성 합성이 수행됨을 확인하였다.

• 한국정보통신학회논문지
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• 제25권3호
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• pp.419-426
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• 2021

NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)와 8 가지의 산술연산 동작모드 (ECPSM, ECPA, ECPD, MA, MS, MM, MI, MD)를 지원하는 고성능 타원곡선 암호 프로세서 HP-ECCP를 설계하였다. HP-ECCP가 부채널 공격에 내성을 갖도록 만들기 위해, 타원곡선 점 스칼라 곱셈에 사용되는 개인키의 해밍웨이트에 무관하게 점 덧셈과 점 두배 연산이 균일하게 수행되는 수정된 left-to-right 이진 알고리듬을 적용하여 설계했다. 또한, 타원곡선 점 연산에 핵심이 되는 모듈러 곱셈 연산의 고성능 하드웨어 구현을 위해 Karatsuba-Ofman 곱셈 알고리듬, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 설계했다. HP-ECCP를 180 nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620,846 등가 게이트로 구현되었으며, 체 크기 256 비트의 ECPSM이 초당 2,200회 계산될 수 있는 것으로 평가되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권11호
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• pp.271-276
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• 2019

LUT 기반의 S-Box를 사용하는 기존의 ARIA 알고리듬은 처리속도는 빠르지만 회로의 크기가 매우 커지게 되어 저면적이 요구되는 소형의 휴대용 기기에는 적용하기 어렵다. 본 논문에서는 하드웨어 면적의 감소를 위해 개선된 합성체 S-Box를 기반으로 한 최적의 ARIA 암호프로세서 설계를 제안한다. ARIA 알고리듬에서의 키 스케쥴링 과정에서 확산 및 치환 계층에서 반복적으로 사용한다. 여기에서는 또한, 키 스케쥴링 과정에서의 사용 면적을 최소화하는 방안으로 치환과 확산 계층에서 하드웨어 자원의 공유 방법을 제안한다. 설계된 ARIA 암호프로세서는 Verilog-HDL을 이용하여 회로를 기술하였고, Xilinx XC3S1500을 타겟으로 하여 논리 합성을 수행하였다. 설계된 시스템의 기능 검증을 위해 Mentor사의 Modelsim 10.4a 툴을 이용하여 논리 및 타이밍 시뮬레이션을 수행하였다.

• 한국콘텐츠학회논문지
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• 제4권4호
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• pp.205-213
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• 2004

본 논문에서는 크기 불변 패턴인식을 위하여 광 웨이브렛 PO-fSDF(WPOfSDF) 필터 및 개선된 필터 합성알고리듬을 제안하였다. 제안한 필터는 크기가 변화된 영상을 학습영상으로 사용하여 PO-fSDF로 합성한 후 입력을 위한 웨이브렛 함수를 필터에 곱하여 합성한다. 컴퓨터 모의실험을 통하여 제안된 필터가 크기불변 인식을 할 수 있고, 잡음을 가지는 입력영상의 경우 SNR이 개선되며 필터합성시 반복횟수도 줄어듦을 확인할 수 있었다. 그리고 광실험시 발생하는 광축정렬 문제는 전체 시스템을 FSJTC로 구성함으로써 해결하였다.

• 스마트미디어저널
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• 제4권4호
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• pp.39-46
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• 2015

본 논문은 사물인터넷 보안용 경량 암호 알고리듬 중, '128비트 블록 암호 LEA'의 암호화 블록 하드웨어 구현에 대해 기술한다. 라운드 함수 블록과 키 스케줄 블록은 높은 처리성능을 위하여 병렬회로로 설계되었다. 암호화 블록은 128비트의 비밀키를 지원하며, FSM 방식과 24/n단계(n = 1, 2, 3, 4, 8, 12) 파이프라인 방식으로 설계되었다. LEA-128 암호화 블록을 Verilog-HDL로 모델링하여 FPGA 상에서 구현하고, 합성결과로부터 최소면적 및 최대처리성능을 제시한다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1575-1582
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• 1998

본 논문에서는 연집에러에 대한 대처방안으로 효과적인 RS(Reed-Solomon) 부호를 이용한 FEC(forward error correcting) 기법에 대한 연구가 이루어졌다. RS 부호화기 및 복호화기의 ASIC 구현을 위한 회로를 수정된 유클리드 알고리듬을 사용하여 설계 및 제안하였다. 제안된 회로의 동작을 흉내내는 방법으로 C 프로그램을 작성하여, 여러 가지의 에러 및 삭제 오류가 발생한 통신 선로를 가장하여 동작을 확인하였다. 이를 바탕으로 RS 부호화기 및 복호화기의 단일칩 구현을 위한 회로를 VHDL을 사용하여 시스톨릭 어레이 형태를 사용한 파이프라인 구조로 VLSI 설계하고 로직 시뮬레이션을 통해 검증하였으며 최종적으로 회로 합성에 성공하였다.

• 디지털콘텐츠학회 논문지
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• 제2권2호
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• pp.103-115
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• 2001

본 논문은 퍼지지식베이스에서 러프 집합과 요인공간이론을 적용하여 최소 결정규칙 생성과 근사추론 연산을 수행하는 두 개의 알고리듬을 제안한다. 최소 결정규칙의 생성은 속성요인에 관련한 상관분석과 베이지안 정리를 응용한 데이터의 분류기법과 리덕트에 의해 수행된다. 이 결정규칙으로 이루어진 최소지식 베이스의 탐색공간에서 소속함수와 t-norm의 합성 연산을 정의한 근사추론 방식에 의해 특정 객체를 검색한다. 본 연구의 러프와 퍼지연산 모듈을 수행하는 제안 알고리듬 기법을 객체및 속성수를 증가시키는 시뮬레이션을 통해 다른 검색이론 및 합성연산 방식과 비교하였다. 그 결과 다른 제 방법보다 본 연구에서 제안하는 기법이 특정 객체를 추출하기 위한 검색연산 시간에 있어 보다 빠르게 검색됨을 입증하였다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.47-55
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• 1999

본 논문에서는 비동기 논리 회로 합성을 위해서 신호천이 그래프 상에서 직접 펑션 해저드를 제거하고 신호선의 추가에 따른 면적의 오버헤드를 최소화하는 새로운 알고리듬을 제안한다. 기존의 펑션 해저드 제거방법은 신호선 사이의 전이 관계를 나타내는 신호천이 그래프로부터 상태를 할당하여 얻어지는 상태 그래프를 이용하였다. 이 방법은 해저드의 제거를 위해 동기 시스템에서 사용하는 방법을 그대로 적용할 수 있으나, 상태 그래프의 구성과 조작에 많은 시간이 소요되는 단점이 있다. 이에 따라 신호천이 그래프를 직접 이용하는 방법이 제시되었으나 해저드의 제거에 따른 면적의 오버헤드는 고려되지 않았다. 본 논문에서는 신호천이 그래프로부터 직접 해저드를 제거함으로써 기존의 상태 그래프를 이용하는 방법에 비해 계산량을 줄이고, 추가되는 신호를 구현하기 위한 논리회로의 크기는 최소항과 적항의 개수를 조절하여 최소화하였다. 제안하는 알고리듬을 벤치마크 데이터로 실험한 결과 면적의 오버헤드가 평균 15%이상 감소함을 확인하였다.

• 대한원격탐사학회지
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• 제21권2호
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• pp.163-171
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• 2005

합성구경레이더(Synthetic Aperture Radar) 원시 자료(raw data)를 range-Doppler 알고리듬을 이용하여 처리하는 교육용 공개 프로그램을 개발하였다 이 프로그램은 SAR 시스템에 따라 자료처리에 필요한 변수를 자유롭게 조절함으로써, 특정 SAR 시스템에 치우치지 않고 다양한 자료를 처리할 수 있도록 일반화된 알고리듬을 구현하였다. 저가 사양의 컴퓨터에서도 최소 단위의 영상을 선택적으로 처리할 수 있고 자료 처리 중간 단계별로 영상 출력이 가능하기 때문에, 프로그램 작동 상태와 SAR의 원리를 직접 확인할 수 있도록 하였다. 특히 Doppler 변수를 자료 처리 중간 단계의 영상을 보고 직접 구할 수 있도록 고안하여 교육적 효과를 높였다. 또한 자료 처리 알고리듬과 원시프로그램을 모두 공개함으로써, SAR 시스템 원리를 이해하고 응용하는데 도움을 주고자 한다. 이 논문에서는 프로그램의 원리와 작동 환경을 소개하고, ERS-1 원시 자료를 이용한 자료 처리의 예를 보였다.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.50-57
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• 2000

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. FPGA는 현장에서 직접 제작이 가능하고 제작 시간이 짧으며 제작 비용이 저렴하므로 초기 prototype 시스템의 제작에 자주 사용되고 있으나, ASIC 칩에 비해 지연시간이 크고 집적도가 떨어지는 단점이 있다. 제안된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기준 알고리듬에 비해 지연시간이 평균 19.1% 감소된 회로를 생성함을 보였다.