• 한국통신학회논문지
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• 제38A권11호
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• pp.928-937
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• 2013

본 논문은 특이값 분해와 영상 피라미드를 이용한 새로운 대비 개선 방법을 제안한다. 제안된 방법은 다음과 같이 네 단계로 진행 된다. 먼저 전역 명암대비와 지역적 디테일을 향상시키기 위해 영상 피라미드를 이용하여 영상을 기저영상과 세부영상들로 분해한다. 전역 명암대비 향상은 특이값 분해를 이용하여 영상 전체의 명암대비를 향상시키고, 지역적 디테일 향상은 가중치를 이용하여 개선시킨다. 영상 합성은 영상의 컬러 일관성을 유지하기 위해 컬러와 명암성분들을 결합한다. 실험 결과를 통해 제안된 방법은 기존의 방법들보다 영상의 세부 정보를 강화하면서 전체적인 명암대비 개선을 보인다.

• 융합신호처리학회논문지
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• 제6권3호
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• pp.134-142
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• 2005

전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다.

• 한국항공우주학회지
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• 제43권1호
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• pp.40-48
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• 2015

본 논문에서는 RF탐색기 측정치인 산란점 모델링 기법에 대해 제안한다. 우선 상대자세 각 따라 변화하는 ISAR 영상(Inverse Synthetic Aperture Radar Image)로부터 기준 산란점을 생성하였다. 다음으로 RF탐색기 측정치의 주요 불확실성 요소인 잡음세기(noise strength), 깜박임(blink), boresight 오차를 기준 산란점에 부가한다. 본 연구에서 제안된 RF탐색기 모델은 다양한 표적추적 필터 알고리듬 개발에 사용할 수 있다.

• 한국통신학회논문지
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• 제23권7호
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• pp.1718-1731
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• 1998

디지탈 quadrature 복조기는 디지탈 통신 시스템에서 변조된 신호의 정확한 위상 복조를 위해 꼭 필요하다. 기존의 방법들은 주로 DDFS(Direct Digital Frequency Synthsizer)를 이용하여 캐리어를 발생시킨 후에 승산기를 이용하여 복조를 수행하였다. 그리고, DDFS에는 주로 ROM(Read Only Memory)을 사용하였는데, 높은 속도와 정확도를 요구하는 경우 ROM의 속도와 크기가 제한이 될 수있다. 이러한 점을 극복하기 위하여 CORDIC(COordinate Rotation Digital Computer) 알고리듬을 사용하여 주파수 합성은 물론 캐리어 복조까지 수행하는 방식을 제안하였다. 최적의 하드웨어 구현을 위해 제한된 단어길이에 의한 영향을 분석하였으며, 하드웨어 비용면에서 ROM을 사용하는 방법과 비교한 결과 약 1/3 정도로 면적이 줄었다. 제안된 구조를 이요한 전주문형 VLSI 구현 결과를 보인다.

• 대한전자공학회논문지
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• 제27권2호
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• pp.151-157
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• 1990

본 논문에서는 CSG 방식으로 나타내어진 3차원 입체를 신속하게 외형선 표시방식으로 그려줄 수 있는 방법을 제안한다. 두 개의 CSG 트리가 하나로 결합될때, 각 종속 트리에 해당하는 입체를 구성하는 다각형들간의 교차 부분을 계산하여 주어진 결합 연산자에 따라 합성 입체의 경계선 표현을 얻어내고, 이를 트리의 루트노드에 저장한다. 루트 노드에 저장된 경계선 표현은 입체를 외형선 표시방식으로 그려주는 부분과 다음 경계선 표현 계산에서 사용된다. 자유 곡면을 모델링하기 위하여 Bezier 곡면을 기본 입체의 하나로 취급하였고, 설계된 입체에 대한 실제적인 영상을 얻기 위하여 scan-line 알고리듬을 사용하였는데, 이 방식에서는 각 scan-line을 다각형들이 교차하지 않는 구간들로 나누고, 입체의 CSG 표현을 이용하여 각 구간을 묘화한다.

• 융합신호처리학회논문지
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• 제5권1호
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• pp.1-5
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• 2004

유성음의 피치주파수 궤적을 추정할 수 있는 새로운 방법을 제시하였다. 이 방법은 에너지연산자［1］를 두 번 적용하는데 기초하고 있다. Kaiser의 에너지연산자는 정현파의 진폭과 주파수 정보를 추출하는 기능을 가지고 있다. 변조모형에 의하면 유성음은 피치 신호로 변조된 포만트들의 합성으로 파악될 수 있으므로 이 파형의 진폭 포락선을 추출해서 피치 신호와 유사한 파형을 얻는다. 이 파형의 평균 주파수를 검출하여 피치 주파수를 구하는 것이다. 앞부분은 Gopalan의 접근법［9］과 마찬가지이나, 뒷부분의 LPC-스펙트럼 분석등의 과정 대신 또 한번 에너지 연산자를 적용하도록 하여 매우 단순화되고 온라인 적용이 가능한 알고리듬을 얻었다. 추정 결과는 거친 편이지만 온라인으로 피치 궤적의 일반적 스케치를 얻는데 유용할 것으로 기대된다.

• 전자공학회논문지S
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• 제36S권7호
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• pp.134-135
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• 1999

본 논문에서는 최근에 널리 연구되고 잇는 다해상도 신호해석 방법인 웨이브렛 변환, 웨이브렛 패킷, 그리고 코사인 패킷 알고리듬을 잡음음성의 음질개선에 이용하여 각각의 성능을 비교하였으며, 또한 이를 기존의 스펙트럼 차감법의 성능과 비교 분석하였다. 성능비교의 척도로는 SNR과 켑스트럼 거리를 이용하였다. 실험결과 SNR면에서는 코사인 패킷이 가장 좋은 결과를 보였고 켑스트럼 거리의 경우 코사인 패킷과 웨이브렛 패킷이 훨씬 나은 결과를 보였다. 주관적인 청취결과 역시 코사인 패킷이 가장 좋은 결과를 보였으며, 기존의 스펙트럼 차감법은 musical noise의 영향으로 인해 상대적으로 다른 방식에 비해 합성음의 음질이 많이 떨어짐을 확인할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.913-916
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• 2009

본 논문에서는 한국형 표준 해쉬 알고리듬인 HAS-160을 구현하는 프로세서를 설계하였다. 각 단계연산에 사용되는 4개의 가산기는 연산성능을 높이기 위해 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택가산기(carry-select adder)의 혼합구조를 사용하였다. 설계된 HAS-160 프로세서는 512 비트 메시지로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트로 구현되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.254-256
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• 2019

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.