• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2014년도 춘계학술발표대회
• /
• pp.858-860
• /
• 2014

최근 영상처리 기법과 하드웨어의 발달로 의학 분야에서는 질병의 진단에 다양한 영상 시스템을 활용하고 있다. 특히 OCT 기술은 인체조직의 고해상도 이미지 획득과 혈류속도 측정을 동시에 할 수 있어 의료분야에 다양하게 적용이 가능하여 많은 관심을 받고 있다. 이에 더욱더 선명한 OCT 영상을 획득하기 위해 다양한 알고리즘과 필터를 사용함에 따라 빠른 프로세스 처리가 요구되고 있는 실정이다. 본 논문에서는 듀얼 코어 이상급의 CPU 를 탑재한 시스템에서 데이터 처리 모듈과 렌더링 모듈을 트리플 버퍼를 통해 비동기식으로 멀티스레드화 하였고, GPU 기반의 병렬처리를 통한 데이터 처리를 하여 속도를 향상시켰다. 이에 광학 카메라 촬영 시 선명한 실시간 OCT 영상을 확인할 수 있었다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2012년도 추계학술발표대회
• /
• pp.250-251
• /
• 2012

최근 클라우드 컴퓨팅에 대한 관심이 높아짐에 따라, 많은 데이터 센터들이 세워졌으며 그럼으로써 데이터 센터의 전력 소모가 이슈가 되고 있다. 한편 현대의 하드웨어에서 CPU 코어의 수와 메모리의 용량은 점차 증가하는 추세이다. 이 논문에서 우리는 다수의 가상머신을 한 개 물리노드에 배치하였을 때의 전력 효율성과 성능 하락에 대해 연구하였다. 결론적으로 우리는 메모리 사용률이 올라갈수록 성능이 하락하며 전력 효율성이 떨어지는 것을 확인할 수 있었다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2013년도 춘계학술발표대회
• /
• pp.773-775
• /
• 2013

본 논문은 USN 융합기술을 활용하여 u-city 또는 u-bike 등과 같은 시스템을 구축함에 있어서, 필수 구성요소인 USN 기반 센서 네트워크 게이트웨이를 설계하고 구현한다. 따라서 게이트웨이는 관리 대상인 사물에 대한 상황 인지 기능을 수행하기 위하여 상황 인지 처리 하드웨어를 포함하는 게이트웨이 제어부(MPU)와 상황인지 처리 Sink-Node간의 상호 연동 기능, IP 코어망을 통한 센서망 관리 운용 시스템 연동 기능 등을 포함한다. 개발된 게이트웨이는 현재 자전거 공용 시스템에 적용하여 운용되고 있다.

• 한국측량학회지
• /
• 제37권6호
• /
• pp.445-452
• /
• 2019

본 연구에서는 대용량 위성영상의 무감독분류를 위해 k-means clustering 알고리즘의 병렬처리 코드를 개발하여 PC-cluster에서 구현하였다. 이를 위해 OpenMP (Open Multi-Processing)를 기반으로 CPU (Central Processing Unit)의 다중코어를 이용하는 intra-node 코드와 message passing interface를 기반으로 PC-cluster를 이용하는 inter-nodes 코드, 그리고 이 둘을 병용하는 hybrid 코드를 구현하였다. 본 연구에 사용한 PC-cluster는 한 대의 마스터 노드와 여덟 대의 슬래이브 노드로 구성되어 있고 각 노드에는 여덟 개의 다중코어가 장착되어 있다. PC-cluster에는 Microsoft Windows와 Canonical Ubuntu의 두 가지 운영체제를 설치하여 병렬처리 성능을 비교하였다. 실험에 사용한 자료는 두 가지 다중분광 위성영상으로서 중용량인 LANDSAT 8 OLI (Operational Land Imager) 영상과 대용량인 Sentinel 2A 영상이다. 병렬처리의 성능을 평가하기 위하여 speedup과 efficiency를 측정한 결과 전반적으로 speedup은 N/2 이상, efficiency는 0.5 이상으로 나타났다. Microsoft Windows와 Canonical Ubuntu를 비교한 결과 Ubuntu가 2-3배의 빠른 결과를 나타내었다. 순차처리와 병렬처리 결과가 일치하는지 확인하기 위해 각 클래스의 밴드별 중심값과 분류된 화소의 수를 비교하고 결과 영상간 화소대 화소 비교도 수행하였다. Intra-node 코드를 구현할 때에는 OpenMP에 의한 false sharing이 발생하지 않도록 주의해야 하고, PC-cluster에서 대용량 위성영상을 처리하기 위해서는 파일 I/O에 의한 성능저하를 줄일 수 있도록 코드 및 하드웨어를 설계해야 함을 알 수 있었다. 또한 PC-cluster에 설치된 운영체제에 따라서도 성능 차이가 발생함을 알 수 있었다.

• 한국정보과학회논문지:시스템및이론
• /
• 제33권9호
• /
• pp.691-698
• /
• 2006

TCP/IP Offload Engine(TOE)는 TCP/IP 프로토콜을 네트워크 어댑터 상에서 처리함으로써 호스트 CPU의 프로토콜 처리 부하를 줄이는 기술이다. TOE의 구현 방안으로는 임베디드 프로세서를 사용한 소프트웨어 TOE, ASIC 기반의 하드웨어 TOE, 그리고 하드웨어와 소프트웨어 구현의 장점을 결합한 하이브리드 TOE 등이 제안되어 왔다. 본 논문에서는 하이브리드 방식의 TOE 구현을 위해 두 개의 프로세서 코어를 내장한 FPGA를 기반으로 임베디드 리눅스 기반의 소프트웨어 모듈 및 데이타 송수신에 필요한 하드웨어 모듈들을 설계하였다. 두 개의 프로세서 코어를 사용하여 송신 경로와 수신 경로를 분담하여 관리함으로써 리눅스 프로세스들 사이의 작업 전환 오버헤드를 줄일 수 있고, 송신과 수신 과정의 병렬 처리를 통해 단일 임베디드 프로세서의 성능 한계를 극복할 수 있다. 하드웨어 모듈은 패킷 헤더의 생성 및 처리, DMA를 사용한 데이타 수집 및 저장 등을 담당하여 송수신 성능을 향상시킨다. 본 논문에서는 프로세서 코어 내장형 FPGA가 장착된 TOE 네트워크 어댑터를 사용하여 송수신 분리형 TOE의 성능을 검증하였다.

• 전자공학회논문지C
• /
• 제36C권12호
• /
• pp.11-19
• /
• 1999

최근에 등장한 프랙탈 영상 압축 알고리즘은 소프트웨어적인 측면에서는 많이 연구되고 있으나, 하드웨어 구현을 위한 연구는 드물다. 그러나 , 프랙탈 영상 압축 기법이 동영상 처리를 위해 사용될 경우 소프트웨어적으로는 실시간 처리의 어려움이 있어 고속의 전용 하드웨어가 필요하다. 그러나 , 아직 복호기의 구체적인 하드웨어의 설계 예는 드물다. 본 연구에서는 $256{\times}256$의 크기의 흑백 영상의 실시간 처리가 가능한 quadtree 방식의 프랙탈 영상 압축 복호기를 전용 하드웨어로 설계하였으며, 이를 위한 저전력 기법을 제안한다. 제안한 두 가지 방법 중 첫번째는 영상의 복원 후 발생하는 블록 현상을 제거하기 위한 post-processing 방법을 하드웨어 측면에서 최적화하는 것이다. 이 방식은 기존의 소프트웨어에서 사용하던 승산기가 필요한 가중 평균 방식보다 하드웨어를 적게 소모하여 비용을 줄이며, 속도는 69%정도의 향상이 있다. 두번째 방식은 데이터 패스 내부의 곱셈기를 입력 벡터의 통계적 특성을 이용하여 소비 전력이 적도록 설계하는 것이다. 이 방식으로 설계할 경우 8 bits 이하의 크기의 곱셈기에서 저전력에 유리하다고 알려진 어레이(array) 형태의 곱셈기에 비해 약 28%정도 소비 전력을 줄일 수 있었다. 위 두 가지 전력 절감 방식을 사용하여 동작 전압 3.3V, 1 poly 3 metal, $0.6{\mu}m$ CMOS 공정으로 복호기의 코어 부분을 칩으로 제작하였다.

• 한국위성정보통신학회논문지
• /
• 제6권1호
• /
• pp.50-56
• /
• 2011

위성 탑재소프트웨어를 개발하는 과정에서 프로세서 에뮬레이터와 위성 시뮬레이터는 핵심 개발 툴로서, 탑재소프트웨어 개발/검증 전반에 사용하며 실제 하드웨어를 대체할 수 있는 수준까지 활용이 가능하다. 현재 한국항공우주연구원에서 개발하는 저궤도 위성의 경우 ERC32 프로세서를 사용하며 Aeroflex Gaisler에서 판매하는 TSIM-ERC32 에뮬레이터를 사용하여 탑재소프트웨어 시뮬레이터를 개발하여 탑재소프트웨어 개발 및 테스트에 사용하였으나, 실제 위성 시뮬레이터를 개발하는 과정에서 에뮬레이터 코어를 개발자가 원하는 방식으로 수정 및 변경할 수 없는 문제와 위성 시뮬레이터 연동 시 인터페이스를 쉽게 구현할 수 없는 문제가 발생한다. 본 논문에서는 이러한 문제들을 해결하기 위해 ERC32 코어를 정확히 에뮬레이션 할 수 있는 인터프리트 방식의 Cycle True 에뮬레이터 개발 방법에 대해서 기술하며 에뮬레이터를 이용한 RTOS 기반의 소프트웨어 개발 및 디버깅 환경에 대해서 설명한다.

• 한국전자통신학회논문지
• /
• 제8권11호
• /
• pp.1707-1712
• /
• 2013

본 논문에서는 기존의 DSP, MCU, FPGA 기반의 모션 제어기들의 구조적인 문제점을 개선하기 위하여 최신 All Programmable SoC 인 Zynq EPP를 이용한 FPGA + 임베디드 프로세서 기반의 모터 제어기에 대한 하드웨어를 구현하였다. 구현한 모터 제어기는 FPGA와 임베디드 프로세서의 장점을 융합한 제어기로서 고속의 모터 제어용 신호처리 부분은 FPGA 기반의 모터 제어기가 수행한다. 복잡한 소수연산 등의 알고리즘 처리가 요구되는 모션 프로파일 및 기구학 계산 등은 듀얼 코어 기반의 임베디드 프로세서에서 처리하여 하나의 칩에서 분산처리 효과를 실현할 수 있는 구조적인 장점을 가진다. 또한 FPGA 상에 구현된 모터 제어 IP 코어의 추가를 통하여 손쉬운 다축 모터 제어기로의 구성이 가능한 장점도 가진다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
• /
• pp.97-97
• /
• 2012

반도체 및 디스플레이 공정등에서 고진공 및 급 배기 환경을 제공하기 위하여 사용되는 터보분자펌프 (Turbomolecular Pump, TMP)는 다층의 회전깃을 갖는 로터를 회전시켜 분자를 배출시키는 방식을 사용하는 진공펌프이다. 또한 최근에는 디스플레이 및 반도체 공정에서 높은 진공도뿐만 아니라, 높은 배기속도를 요구하는 추세에 따라, 터보 펌프와 드래그 펌프부분을 동시에 가지고 있어 상대적으로 작동 진공도 영역이 넓은 복합 분자펌프(Compound Turbomolecular Pump, CMP)의 활용도가 넓어지고 있다. 이러한 분자펌프가 장시간의 고속회전에 적합하고, 베어링에서의 오염을 없앨 수 있는 비접촉 방식인 자기부상 방식이 주로 적용된다. 자기베어링 시스템은 하드웨어와 소프트웨어로 나누어질 수 있는데, 하드웨어는 회전하게 되는 블레이드 로터 및 자기베어링 로터, 모터 로터 등이 포함된 축과 고정되어 있는 자기베어링 코어와 코일, 변위센서 등의 펌프 하우징 부분, 또한 이를 제어하기 위한 전력 증폭 시스템 등의 기전적인 요소들이 이루어져 있다. 소프트웨어라 할 수 있는 제어시스템에 있어서 자기 베어링이 불안정한 특성을 갖는 개루프계를 갖고 있으므로 안정화를 위한 능동제어 시스템이 필수적이며 진동제어 등의 기능을 갖도록 적용된다. 따라서 이러한 복합분자펌프의 성능은 이러한 시스템을 구성하는 개별 요소의 성능과 이를 통합한 제어시스템의 성능이 결정한다고 할 수 있다. 본 논문에서는 현재 개발중인 2,500 l/s급의 자기부상형 고진공 복합분자펌프의 시작품에 대하여 고속회전의 안정성에 대한 연구를 수행한 내용을 보고하고 있다. 디지털 제어시스템을 적용한 시작품의 최대 26,000 rpm까지의 고속회전시의 회전 응답 및 진동 특성을 측정 분석하였으며, 로터의 고유진동수 및 진동 모우드를 분석하였다. 또한 연속 작동시의 발열특성과 각 부분의 온도와 회전 안정성과의 관계를 평가하였다.

• 대한전자공학회논문지SP
• /
• 제38권5호
• /
• pp.509-517
• /
• 2001

전역탐색알고리즘(full-search algorithm, FSA)은 탐색영역의 범위가 커짐에 따라 방대한 양의 계산을 필요로 하기 때문에 이에 따른 알고리듬의 처리시간이 커지고, 하드웨어로 구현했을 때 회로가 복잡해진다는 문제점을 안고 있다. 본 논문에서는 이러한 문제점을 개선하기 위한 방안으로 비트플레인 정합에 의한 움직임 추정기의 VLSI 구조를 제안한다. 제안된 움직임 추정기에서는 비트 플레인 정합기준을 이용하여 기존의 전역 탐색 알고리즘을 하나의 이진영상으로 적용함으로써 움직임 추정에 소요되는 연산의 양을 크게 줄이면 서도 전역탐색 알고리듬과 유사한 움직임 추정 성능을 갖도록 하였으며, 제안된 VLSI 구조에서는 두 개의 프로세싱 코어를 채택하여 데이터 흐름을 시스톨릭 (systolic) 어레이의 형태로 제어하여, 시스템 내부의 SRAM을 제거하여 동작 속도 상의 이득뿐만 아니라, 메모리 공정을 필요로 하지 않는 저가의 공정을 사용 가능하게 함으로써 제작상의 비용을 절감할 수 있는 해결책을 제시하였다. 구현된 하드웨어는 VHDL을 이용하여 설계하고, 기능 검증을 수행한 후 0.6-μm three-metal CMOS 공정을 이용하여 8.15 X 10.84㎟의 크기로 집적하였다.