• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.7
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• pp.526-531
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• 2003

Recently, many BIST(Built-in Self Test) schemes have been researched to reduce test time and hardware. But, most BIST schemes about pattern generation are for deterministic pattern generation. In this paper a new pseudo-random BIST scheme is provided to reduce the existing test hardware and keep a reasonable length of test time. Theoretical study demonstrates the possibility of the reduction of the hardware for pseudo-random test with some explanations and examples. Also the experimental results show that in the proposed test scheme the hardware for the pseudo-random test is much less than in the previous scheme and provide comparison of test time between the proposed scheme and the current one.

• Journal of Internet of Things and Convergence
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• v.1 no.1
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• pp.33-38
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• 2015

Hardware are developed in various architecture. It is necessary to verifying value of variables in modules generated in each clock cycles for timing simulation. In this paper, a test vector generator in software type generates test vectors for timing simulation of 224-bit ECDSA hardware modules in developing stage. It provides test vectors with GUI format and text file format.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1603-1606
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• 2010

모바일 환경에서 새로운 하드웨어를 장착한 모델을 시장에 적기에 출시하는 것이 중요하다. 그러나 새로운 하드웨어 테스트와 관련이 없는 모듈의 인터페이스 변경에 의한 unresolved symbol 에 의한 링크에러로 인해 테스트 실행파일의 생성이 늦어져 새로운 하드웨어의 검증이 늦어지고 이로 인해 전체적인 개발일정이 지연 되는 불합리한 경우가 발생 하는 경우가 많았다. 본 논문은, 새로운 하드웨어 검증과 관련이 없는 모듈의 unresolved symbol 을 수정하지 않은 상태에서 실행 파일을 생성할 수 있도록 하는 링커를 제안하고, 테스트가 가능한 최소한의 모듈만 가지고도 unresolved symbol 에 실제 의미 있는 접근이 발생 하기 전까지 하드웨어 검증이 가능하게 함으로서 전체 개발 기한을 단축 할 수 있는 방법을 제시한다.

• Journal of KIISE:Software and Applications
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• v.30 no.12
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• pp.1149-1157
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• 2003

As an Embedded system combining hardware and software gets more complicated, the importance of the embedded software test increases. Especially, it is mandatory to test the embedded software in the system which has high safety level. In embedded system, it is necessary to develop a test technique to detect faults in interaction between hardware and software. In this paper, we propose a test data selection technique using a fault injection technique for the faults in interaction between hardware and software in embedded system and we apply our technique to the Digital Plant Protection System and analyze effectiveness of the proposed technique through experiments.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2004.11a
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• pp.703-706
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• 2004

공정기술의 발달과 컴퓨터 구조적인 발전에 의해서, 시스템의 동작속도가 기하급수적으로 증가하고 있다. 동작속도의 증가는 CMOS로 구현된 chip의 RC 특성에 의해서 timing variation 문제가 발생할 가능성이 높아지면서 테스트 비용이 전체 설계비용에서 차지하게 되는 비중이 급격하게 증가하고 있다. 따라서 온라인 테스트와 진화하드웨어 등이 테스트 비용감소를 위해서 연구되고 있다. 본 논문에서는 네트워크프로세서의 생존성을 위해서, 패킷엔진의 pipline의 각 stage사이의 clock slack borrowing을 이용해서 timing variation 문제를 자체적으로 해결할 수 있다는 것을 mixed-mode simulation을 통해서 통합 검증하였다. 또한 기존의 off-chip 진화하드웨어에 비해서 on-chip구현을 통해서 진화하드웨어의 성능향상과 메모리에 의해서 발생하는 overhead를 감소시키는 것이 가능함을 확인했다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.8
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• pp.610-618
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• 2003

Recently, many deterministic built-in self-test schemes to reduce test time have been researched. These schemes can achieve a good quality test by shortening the whole test process, but require complex algorithms or much hardware. In this paper, a new deterministic BIST scheme is provided that reduces the additional hardware requirements, as well as keeping test time to a minimum. The proposed BIST (Built-In Self-Test) methodology brings about the reduction of the hardware requirements for pseudo-random tests as well. Theoretical study demonstrates the possibility of reducing the hardware requirements for both pseudo-random and deterministic tests, with some explanations and examples. Experimental results show that in the proposed test scheme the hardware requirements for the pseudo-random test and deterministic test are less than in previous research.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.3
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• pp.65-70
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• 2004

The SOC(System on Chip) testing has required the core re-use methodology and the efficiency of test method because of increase of its cost. The goal of SOC testing is to minimize the testing time, area overhead, and power consumption during testing. Prior research has concentrated on only one aspect of the test core wrapper design problem at a test time. Our research is concentrated on optimization of test time and area overhead for the core test wrapper, which is one of the important elements for SOC test architecture. In this paper, we propose an efficient wrapper design algorithm that improves on earlier approaches by also reducing the TAM(Test Access Mechanism) width required to achieve these lower testing times.

• Proceedings of the Korean Information Science Society Conference
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• 2012.06b
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• pp.123-125
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• 2012

임베디드 소프트웨어에서의 테스팅은 하드웨어에 의존도가 높기 때문에 일반적인 소프트웨어에서의 테스팅과 달리 다양한 테스트 기법과 도구를 활용한 기술 집약적 테스트가 미약하고, 다른 펌웨어에서 테스팅 할 경우 테스팅이 제대로 되지 않는다. 본 논문에서는 하드웨어 의존도가 높은 임베디드 소프트웨어의 모듈을 펌웨어가 다른 x86의 환경에서 테스팅 할 수 있도록, 레지스터, 포트 등을 참조하는 부분을 로그로 출력하고, 모듈끼리의 의존성이 없도록 소스 코드를 수정하여, 공개 소스 테스팅 도구를 활용하여 단위 테스트 할 수 있도록 하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.04a
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• pp.255-258
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• 2001

테스트 시스템(Test System)은 반도체 제품을 웨이퍼(Wafer) 또는 완성된 제품 상태 하에서 전기적 특성과 성능을 검사하고 그 결과를 산출해내는 검사장치이다. 테스트 시스템은 크게 하드웨어와 소프트웨어로 이루어져 있으며 시스템을 제어하고 사용자 인터페이스 및 각종 자료를 처리하는 소프트웨어는 그 중요성이 한층 더 부각되고 있다. 그러나 국내 고성능의 테스트 시스템을 개발하는 기업들의 하드웨어 개발은 잘 이루어지고 있으나 소프트웨어의 개발은 어려운 실정이다. 본 논문에서는 테스트 시스템에서 사용하고 있는 테스트 프로그램의 문제점을 지적하고, 문제점을 해결할 수 있는 가상기계를 설계한다. 그리고 가상기계를 테스트 관리 프로그램 내에 내장하여 테스트관리 시스템의 소프트웨어를 향상시키고자 한다.

• Journal of KIISE:Computing Practices and Letters
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• v.14 no.6
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• pp.547-558
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• 2008

Embedded system is tightly coupled with heterogeneous layers such as application, as kernel, device driver, HAL and hardware. Embedded system is customized for the specific purpose and hardware. In addition, the product cycle is so fast that software and hardware, which are developed by several vendors, are integrated together under unstable status. Therefore, there are lots of possibilities of faults in all layers. Because embedded software developers test their codes integrated with faulty layers, they cannot confirm 'whether testing of every aspects was completed, their code was failed, or integrated software/hardware has some problems'. In this paper, we propose an embedded software interface test method and a test tool called Justitia for detecting faults and tracing causes in the interface among heterogeneous layers. The proposed technique is an automated method which improves debugging upto professional testing using an emulator for helping developer.