• The KIPS Transactions:PartA
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• v.14A no.5
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• pp.301-308
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• 2007

This paper proposes high performance coprocessor architecture for real time dense disparity computation based on a phase-based binocular stereo matching technique called local weighted phase-correlation(LWPC). The algorithm combines the robustness of wavelet based phase difference methods and the basic control strategy of phase correlation methods, which consists of 4 stages. For parallel and efficient hardware implementation, the proposed architecture employs SIMD(Single Instruction Multiple Data Stream) architecture for each functional stage and all stages work on pipelined mode. Such that the newly devised pipelined linear array processor is optimized for the case of row-column image processing eliminating the need for transposed memory while preserving generality and high throughput. The proposed architecture is implemented with Xilinx HDL tool and the required hardware resources are calculated in terms of look up tables, flip flops, slices, and the amount of memory. The result shows the possibility that the proposed architecture can be integrated into one chip while maintaining the processing speed at video rate.

• Journal of the Korea Computer Graphics Society
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• v.8 no.2
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• pp.31-38
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• 2002

This paper presents a method for real-time 3D Sumi-e rendering us ing normal graphics hardware. Sumi-e is one of the traditional oriental painting styles. Most research on Sumi-e paintings has focused on 2D or :2.5D Sumi-e brushwork simulation. On these systems. complicated user's hand drawing is required to generate the image of Sumi-e effects. and it can render the 2D or 2.5D Sumi-e images only. We present an automated rendering system for 3D image of Sumi-e painting. It uses 3D common object as an input data and does not need any additional input of user brushwork. Especially for the real-time rendering. hardware-accelerated algorithm for Sumi-e rendering is newly suggested in our system. It is designed with efficiency for customer level graphics hard ware. The results of this paper show that the features of traditional Sumi-e painting are successfully modeled and that 3D Sumi-e painting is rendered in real-time effectively.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.22 no.12
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• pp.1667-1674
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• 2018

Recently, speeding up real time calculation using the specialized hardware accelerator is often used in the various engineering and science area, and the accelerators are required to include PCI express interconnection between FPGA and a host computer. The implementation of the high speed PCIe for the multi-giga bytes per second transmission is one of the most difficult issue in the development of the accelerators. There are several commercialized IP solutions and research results in the literature, but these solutions are required extra cost and design period to analyze the detailed implementation method. For the hardware accelerator on Xilinx FPGA, utilizing Xilinx's XDMA PCIe IP, which is provided without extra charge, can be the best solution in terms of the development period and cost. Consequently, this paper presents the evaluation system on Zynq-7000 FPGA and Windows 10 host computer, and analyze the performance of the PCIe IP with various configuration parameters.

• Proceedings of the Korea Contents Association Conference
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• 2005.11a
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• pp.543-547
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• 2005

Implementing a hardware cryptographic system is strongly required to assure high Qualify contents security. Not only because the many of the prevalent cryptographic algorithms require much computation time but also software implementations of cryptographic systems do not guarantee high performance, we need to design a hardware cryptographic system with a dedicated crypto-chip. This paper describes a case study of implementing a PCI cryptographic card which supports cryptographic algorithms such as 3DES, AES, SEED.

• Electronics and Telecommunications Trends
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• v.18 no.2 s.80
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• pp.1-10
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• 2003

자바 애플리케이션의 이식성을 보장해주는 ‘WORA’ 모델을 실현하기 위해서 바이트코드에 기반한 자바는 바이트코드 인터프리터를 포함하는 구조적 한계로 인해 성능상의 문제를 갖고 있다. 최근에 서버에서 정보가전에 이르기까지 자바 기술을 확산시키기 위해 자바는 J2EE, J2SE, J2ME의 3영역으로 나누어지고 셀룰러폰, PDA 등 스마트 핸드헬드 기기에는 J2ME 환경이 제공되고 있다. 데스크톱 PC의 고성능화와 다양한 가속 기술의 개발로 인해 성능 문제가 보완되어 수많은 자바 애플리케이션이 데스크톱 PC에서 개발되어 왔으나 CPU, 메모리, 전력 등 자원 제약적 특성을 갖는 임베디드 시스템은 데스크톱 PC에 적용된 자바의 성능 향상 기술을 적용하기에 부적절하여 이에 적합한 새로운 자바 가속 기술이 개발되고있다. 본 고에서는 임베디드 시스템에서 자바의 성능 향상을 위해 개발된 자바 가속 기술을 소프트웨어및 하드웨어 측면에서 살펴보고 대표적인 상용 기술에 대해 고찰하였다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.14 no.4
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• pp.141-148
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• 2004

This paper proposes an IPSec accelerator performance analysis model based a queue model. It assumes Poison distribution as its input traffic load. The decoding delay is employed as a performance analysis measure. Simulation results based on the proposed model show around 15% differences with respect to actual measurements on field traffic for the BCM5820 accelerator device. The performance analysis model provides with reasonable hardware structure of network servers, and can be used to span design spaces statistically.

• Annual Conference of KIPS
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• 2021.11a
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• pp.313-314
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• 2021

최근 개인 정보 보호를 위해 주목 받고 있는 동형암호 알고리즘은 암호화된 상태로 덧셈과 곱셈 연산이 가능하여, 연산을 위한 복호화 과정 없이 데이터에 대한 가공이 가능하다. 따라서 이러한 동형암호 알고리즘이 개인 정보 보호를 위한 방법으로 떠오르고 있으며, 특히 완전동형암호 알고리즘의 경우 덧셈과 곱셈 연산을 모두 지원하며, 유효 연산 횟수에도 제한이 없어 응용 분야에서 널리 활용될 것으로 예상된다. 그러나, 완전동형암호 알고리즘의 경우 암호문의 크기가 평문대비 크게 증가하고, 다항식으로 구성된 암호문의 덧셈 및 곱셈 연산도 복잡하여 이에 대한 가속이 필요한 실정이다. 이에 FPGA 기반의 동형암호 가속기 개발이 많이 연구되고 있으며, 이를 통해 동형암호 연산의 특징을 이해하고 가속기 연구 동향을 알아보려 한다.

• Annual Conference of KIPS
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• 2022.11a
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• pp.535-537
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• 2022

AI 가속기는 머신 러닝 및 딥 러닝을 포함한 인공 지능 및 기계 학습 응용 프로그램의 연산을 더 빠르게 수행하도록 설계된 일종의 하드웨어 가속기 또는 컴퓨터 시스템이다. 가속기를 설계하기 위해선 설계 영역 탐색(Design Space Exploration)을 하여야 하고 여러 인공지능 중에서도 합성 곱 신경망(CNN)에 대한 설계 영역 탐색을 소개한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.889-891
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• 2004

본 논문은 약 134 GB에 이르는 시간 가변 해양 볼륨 데이터론 효과적으로 가시화 하기 위한 두 가지 접근 방법을 제시한다. 첫 번째 방법은 고화질의 동영상을 생성하기 위한 오프라인 병렬 볼륨 렌더링 기법으로, 볼륨광선추적법과 등가면 기법을 통합한 렌더링 알고리즘을 적용하여 고해상도의 영상을 생성할 수 있다. 두 번째 방법은, 그래픽스 하드웨어 가속기능을 통해 대화식 가시화가 가능한 멀티 파이프 렌더링을 구현하는 것으로, 복수개의 그래픽스 파이프라인과 3차원 텍스춰 맵핑 가속기능을 이용해 시간의 변화에 따른 해양의 변화를 효과적으로 가시화하고 분석할 수 있다.

• Annual Conference of KIPS
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• 2013.05a
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• pp.131-134
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• 2013

영상처리, 음성처리, 물리학, 천문학, 응용 수학등 다양한 분야에 FFT가 널리 사용되고 있다. FFT의 중요성 때문에 많은 연구가 이루어졌고, 최근 고속처리를 위하여 GPU를 활용한 FFT 알고리즘들이 개발되고 있다. 본 논문은 FFT알고리즘의 변형중 하나인 Pease FFT알고리즘을 GPGPU의 하드웨어 구성을 반영하여 최적화시킨 FFT 가속알고리즘을 제안한다. 실험결과 제안된 알고리즘은 CUFFT에 비하여 3% ~ 43%까지 우수한 성능을 보였다.