• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2012년도 한국컴퓨터종합학술대회논문집 Vol.39 No.1(A)
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• pp.119-121
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• 2012

본 논문에서는 닌텐도 DS를 이용하여, 임베디드 소프트웨어 교육을 수행하기 위한 준비 과정과, 실제 교육 내용을 소개하고, 향후 계획을 공유하고자 한다. 닌텐도 DS는 가격이 저렴한 게임기로 ARM9, ARM7 두 개의 CPU를 가지고 있으며, 기본적인 입출력 장치, 그래픽 가속기, 무선랜 등을 모두 포함하고 있다. 우리는 이 닌텐도 DS에 실시간 운영체제인 FreeRTOS를 이식하고, Eclipse 기반의 IDE 개발 도구 및 원격 디버깅 환경을 구축하였다. 또, 교육 과정에서는 하드웨어의 제어, RTOS의 기본 API의 활용, IPC, 동기화 문제의 해결에 이르는 주제를 포함함으로써 임베디드 소프트웨어 엔지니어가 지녀야할 기본적인 스킬들을 두루 다루는 실습이 되도록 구성하였다. 개발된 교육 환경 및 실습을 위한 강의 자료는 공개 소프트웨어로서 100% 공개되어 누구나 이용할 수 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2010년도 하계학술대회
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• pp.372-375
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• 2010

본 논문에서는 홈-네트워크를 이용하여 댁네에서 실시간 멀티미디어 전송 서비스를 수행하기 위한 홈서버 및 모바일 플랫폼을 제안한다. 본 논문에서 제안한 홈서버는 기존의 기술들과는 달리 사용자 선호도 정보를 기반으로 멀티미디어 콘텐츠를 지능적으로 추천하는 기능과 함께 네트워크 상태 및 사용자 기기 정보를 고려한 전송 서비스를 제공한다. 또한 본 논문에서 제안한 모바일 플랫폼 하드웨어에는 고속의 중앙처리장치와 메모리 컨트롤러 및 별도의 그래픽 가속기를 탑재하였으며, 모바일 플랫폼의 멀티미디어 재생기는 확장성을 가지는 구조와 플랫폼 독립성을 지향하도록 설계 및 개발되었다.

• 전기전자학회논문지
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• 제25권4호
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• pp.762-765
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• 2021

본 논문에서는 자동차의 위치 및 자세 추정에 사용되는 칼만 필터 가속기를 내장한 차량용 ECU(electronic control unit)를 설계하고 구현하였다. 프로세서 코어는 RISC-V를 사용하였으며 칼만 필터의 행렬 연산을 수행하는 가속기, 차량 내 통신에 사용되는 CAN(controller area network) 제어기, 센서 연결에 사용되는 LIN(local interconnect network) 제어기를 내장하였다. 칼만 필터 연산은 시간 업데이트와 측정 업데이트의 두 단계로 나뉘며 시간 업데이트 단계에서는 현재 상태변수와 오차 공분산을 예측하고 측정 업데이트 단계에서는 입력값을 받아 칼만 이득을 계산하여 값을 보정한다. 보통 소프트웨어에서는 곱셈에 부동소숫점 연산을 사용하지만 본 논문에서는 하드웨어 면적을 줄이기 위해 정밀도 분석을 고려한 고정소숫점 곱셈기를 사용하였다. 설계된 ECU는 Verilog HDL을 이용하여 검증하였으며 28nm 실리콘 공정으로 구현하였다. 28nm 실리콘 공정으로 구현하였을 때 동작 주파수는 100MHz, 면적은 0.37mm², 게이트 수는 76만 게이트였다.

• 정보처리학회논문지A
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• 제15A권1호
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• pp.1-8
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• 2008

차폐 선별 기법은 가시성 선별 기법 중 하나로, 다른 물체에 가려서 보이지 않는 물체나 삼각형에 대한 연산을 제외시키는 기법이다. 이는 불필요한 연산량을 효과적으로 줄이기 ??문에 복잡한 장면을 실시간으로 처리하기 위해 필수적이다. 하지만 기존의 차폐 선별 기법인 차폐 쿼리는 가시성 검사를 위해 물체 데이터를 하드웨어에 두 번 보내야 하며, 이로 인해 불필요한 연산이 발생한다. 또 다른 기존 하드웨어 차폐 선별 기법인 VCBP는 빠른 수행을 하지만 바운딩 볼륨의 검사를 지원하지 않으며 응용으로 그 결과를 보내는 기능이 없다. 본 논문에서는 이러한 문제점들을 해결한 가시성 선별과 렌더링을 한 번에 처리할 수 있는 단일 패스 알고리즘을 제안한다. 제안하는 기법은 일차적으로 3차원 가속 하드웨어의 초기 단계인 삼각형을 픽셀로 나누는 래스터화 단계에서 캐쉬를 이용하여 빠르게 가시성 선별을 수행한다. 그와 동시에 가시성 선별 과정에서는 각 프리미티브의 가시성 정보를 응용단계로 보낸다. 응용단계에서는 하드웨어로부터 받은 이전 프레임의 가시성 정보와 공간계층 트리 구조를 이용하여 하드웨어로 보내는 보이지 않는 프리미티브를 위한 데이터량을 획기적으로 줄인다. 제안하는 구조는 하드웨어 차폐 선별 쿼리를 이용하는 기존 이중 패스 알고리즘 중 S&W 대비 최대 44%, 최저 14%의 성능이 향상되었고, CHC 대비 최대 25%, 최저 17%의 성능이 향상되었다.

• 한국멀티미디어학회논문지
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• 제3권5호
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• pp.526-534
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• 2000

CAD/CAM, 3차원 모델링, 가상현실, 그리고 의학 영상의 처리 속도를 높이기 위한 3차원 가속기에 대한 많은 연구들이 진행 중이다. 본 논문에서는 3차원 그래픽 처리속도를 향상하기 위하여 SIMD처리기 구조의 3차원 가속기를 제안하며, 기존의 퐁 음영법을 제안된 구조에 맞게 병렬화하고 수행함으로써 직접적인 성능분석을 시도하였다. 3차원 SIMD 처리기 구조는 PCI 지역 버스 인터페이스, 16개의 처리기, 그리고 Park's 다중접근기억장치로 구성되며, 다중접근 기억장치는 17개의 외부 메모리 모듈을 갖는다. 기존의 직렬 퐁 음영법을 SIMD 처리기 구조에 수행될 수 있도록 하나의 다면체를 여러 개의 $4\times{4}$의 정방형 다면체로 나누어서 처리하는 병렬 퐁 음영 법으로 수정하였으며, 하나의 정방형 다면체는 다중접근기억장치가 간격이 1인 블록 접근이 가능하기 때문에 17개의 처리기가 동시에 처리할 수 있다. SIMD처리기 구조에서 수행되는 병렬화된 퐁 음영법을 하드웨어 모의실험 패키지인 CADENCE사의 Verilog-XL로 모의실험을 수행한 결과 5.14배의 속도향상을 보임을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.82-92
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• 2008

최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을 지원하기 위하여 동적으로 즉, 실행시간에 재구성 가능한 DSP를 사용하고 있다. 그러나 하나의 IP가 다양한 기능을 수행시키기 위해서는 필수불가결적으로 추가적인 면적을 차지하거나 추가적인 전력소모가 따른다. 그러므로 본 논문에서는 동적으로 재구성 가능한 하드웨어의 파워 소모를 줄이기 위해 정교한 클럭 게이팅을 사용하였고 또한 동적으로 재구성 가능한 하드웨어의 면적을 줄이기 위해 배럴 시프터(barrel shifter)를 이용한 곱셈기를 사용하여 메모리의 계수(Coefficient) 부분을 압축을 통해 메모리의 면적을 줄였다. 실행시간에 재구성 가능한 IP는 유사하지만 다른 기능들을 효과적으로 수행하기 때문에 이런 다기능 재구성 가능한 DSP IP의 전력소모를 성능에 영향 없이 줄이는 것은 상당히 난해한 일이다. 본 논문에서 제안한 정교한 클럭 게이팅은 동적으로 재구성 가능한 시스템에 아주 효율적으로 적용되었고 효과적인 결과를 도출하였다. 실험 결과는 본 논문에서 제시한 기법을 사용했을 시 사용하지 않았을 경우보다 최대 24%정도의 파워 절감 효과를 얻을 수 있었다. 또한 면적을 줄이기 위해서 기존의 일반적인 곱셈기를 사용하는 대신에 배럴 시프터(barrel shifter)를 이용한 곱셈기를 설계해 적용하였다. 기존 곱셈기를 제안한 곱셈기로 바꾸면 설계한 재구성 가능한 DSP의 구조상 많은 면적을 줄이는 것이 가능했다. 기존 곱셈기에 비해 제안된 곱셈기는 면적은 42%가 줄었으며, 전체적인 재구성 가능한 DSP의 면적에서 14% 감소한 결과를 도출하였다. 그러므로 본 논문은 재구성 가능한 특성을 갖는 IP의 단점인 파워 소모와 추가적인 면적을 효과적으로 보완한 면에 있어 큰 의의가 있다고 할 수 있다.

• 방송공학회논문지
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• 제20권6호
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• pp.963-966
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• 2015

본 논문에서는 최신 압축 표준인 HEVC(High Efficiency Video Coding)를 포함한 다양한 비디오 압축 표준을 처리할 수 있는 프로그래머블 멀티 포맷 복호기(Multi-Format video Decoder: MFD)를 제안한다. 제안한 MFD는 DTV(Digital Tele-Vision) SoC(System on Chip)에 필요한 고사양의 FHD(Full High Definition) 비디오 복호기를 목표로 하였다. 다양한 동영상 압축 표준과 방대한 연산 능력을 지원하기 위하여 제안된 플랫폼에서는 재구성형 프로세서(reconfigurable processor)와 하드웨어 가속기의 하이브리드 구조를 사용하였다. 실험결과 HEVC로 압축된 초당 30장의 FHD 영상을 300MHz에서 디코딩 가능함을 확인하였다.

• 전기전자학회논문지
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• 제22권1호
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• pp.197-200
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• 2018

본 논문에서는 하드웨어레벨로 구현이 어렵고 속도가 느린 sigmoid 함수를 PLAN을 이용하여 근사치로 출력하였다. 이를 MLP 구조의 활성화 함수로 사용하여 자원소모를 줄이고 속도를 개선하고자 하였다. 본 논문에서 제안하는 방법은 $5{\times}5$크기의 숫자 인식에 약 95%의 정확도를 유지하면서 GPGPU보다 약 1.83배의 빠른 속도를 보였다. 또한 MLPA가속기와 비슷한 자원을 사용함에도 더 많은 뉴런을 사용하여 높은 정확도에 빠른 속도로 수렴하는 것을 확인하였다.

• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2007년도 학술대회 1부
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• pp.38-43
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• 2007

재조명(relighting) 렌더링은 장면 내에 새로운 광원의 추가 또는 기존 광원 속성의 변경으로 인한 영상의 변화를 효율적으로 계산하는 과정을 말한다. 본 논문에서는 쉐이딩(shading) 계산에서 광원에 독립적인 파라메터를 미리 텍스쳐 이미지 형태로 캐시화하여 재조명 렌더링 과정에서의 계산량을 줄이는 방법을 사용하였다. 이러한 쉐이딩 파라메터들의 캐시 이미지들은 사용자가 카메라 시점을 바꾸고자 할 경우 새로 생성을 하여야 하는데, 이 계산에 많은 시간이 소요된다. 본 논문에서는 새로운 시점에서의 캐시 이미지들를 영상 기반 렌더링(image-based rendering) 기법을 이용하여 실시간에 구하는 방법을 제시한다. 먼저 여러 개의 지정된 카메라 시점에 대한 캐시 이미지들을 미리 생성해 둔다. 다음 원하는 시점의 캐시 이미지는 각 픽셀에 투영되는 3차원 표면점을 역시점변환(inverse viewing transform)을 통해 구하고, 이 점을 지정된 카메라 시점으로 다시 투영하여 캐시 이미지에서의 대응 픽셀을 찾는다. 대응 픽셀의 파라메터 값들을 평균하여 새 캐시 이미지에 써준다. 이 과정들은 하드웨어 그래픽 가속기의 단편 쉐이더(fragment shader)를 이용하여 실시간으로 수행된다.

• 정보보호학회지
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• 제25권5호
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• pp.37-44
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• 2015

산업제어 시스템의 통신 프로토콜 중 하나인 MODBUS/TCP는 오늘날 산업체에서 높은 점유율로 사용되고 있다. 단순한 구조로 다양한 기능을 가지고 있어 "hard real system"에서 주로 사용되고 있는 MODBUS/TCP의 보안 적용 방안 또한 많은 연구로 진행되어 왔다. DNP3, SSL, SCTP와 같은 프로토콜을 연동하거나 공개키를 이용한 전자서명 적용 등의 방법이 대표적인 MODBUS/TCP의 보안 방법은 충분한 메모리 크기, 고속 공개키 연산을 위한 하드웨어 가속기 등을 요구로 한다. 하지만 I/O 디바이스 등 열악한 환경에 이는 부담스러운 요소로 작용될 수 있다. 따라서, 본 논문에서는 이러한 열악한 환경에서 안전한 MODBUS/TCP 통신과 기존의 MODBUS/TCP와의 호환성을 고려한 보안 적용 방안을 소개한다. 또한 측정한 결과를 통해 본 논문에서 제시하는 E-ModbusSec가 "hard real system"에서 충분히 제 역할을 수행할 수 있음을 보이고자 한다.