• 정보보호학회논문지
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• 제33권6호
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• pp.919-928
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• 2023

딥러닝 기술은 자율 주행 자동차, 이미지 생성, 가상 음성 구현 등 다양한 분야에서 활용되고 있으며 하드웨어 장치에서 고속 동작을 위해 딥러닝 가속기가 등장하게 되었다. 그러나 최근에는 딥러닝 가속기에서 발생하는 부채널 정보를 이용한 내부 비밀 정보를 복구하는 공격이 연구되고 있다. 본 논문에서는 DNN(Deep Neural Network) 기반 MNIST 숫자 분류기를 마이크로 컨트롤러에서 구현한 후 상관 전력 분석(Correlation Power Analysis) 공격을 시도하여 딥러닝 가속기의 가중치(weight)를 충분히 복구할 수 있음을 확인하였다. 또한, 이러한 전력 분석 공격에 대응하기 위해 전력 측정 시점의 정렬 혼돈(misalignment) 원리를 적용한 Node-CUT 셔플링 방법을 제안하였다. 제안하는 대응책은 부채널 공격을 효과적으로 방어할 수 있으며, Fisher-Yates 셔플링 기법을 사용하는 것보다 추가 계산량이 1/3보다 더 줄어듦을 실험을 통해 확인하였다.

• 전기전자학회논문지
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• 제25권4호
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• pp.634-643
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• 2021

본 논문에서는 실시간 SAR (synthetic aperture radar) 영상 생성을 위한 RDA (range Doppler algorithm)의 FPGA 기반 가속화 기법을 제안한다. RDA의 연산 과정인 거리 및 방위 압축 연산을 가속하기 위한 시스토릭 어레이 구조 기반 정합 필터와 RCM (range cell migration)을 보상해 주기 위한 고속의 sinc 보간 연산기의 하드웨어 구조를 제시하고, Xilinx Alveo FPGA에 다채널 커널 형태로 구현하여 가속을 진행하였다. 제안된 구조의 하드웨어를 사용하여 4096×4096 크기의 영상 생성시간을 측정한 결과, Nvidia RTX3090 GPU를 사용하여 SAR 영상을 생성하는 시간보다 약 2배 가속이 가능함을 확인하였다. 또한, 제안된 가속 하드웨어는 60,247개의 CLB LUT, 103,728개의 CLB register, 20개의 block RAM tile과 592개의 DPS로 구현 가능하며, 최대 동작속도는 312 MHz임을 확인하였다.

• 한국정보통신학회논문지
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• 제17권12호
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• pp.2865-2874
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• 2013

최근 박스 오피스 상위권 작품들의 상당수가 Stereoscopic 3D 상영을 병행하고 있으며 삼성, LG 등 세계 유수 가전업체들이 3DTV 판촉에 열을 올리고 있다. 그러나 사람마다 양쪽 눈동자 간격이 다르고 시청 거리와 위치도 개인마다 다르다는 점을 무시한 채 동일한 양안 시차로 제작된 3D 컨텐츠를 시청하게 될 경우 실세계에서 느끼는 입체감과 커다란 괴리가 발생하게 되어 극심한 시각 피로와 두통을 유발하게 된다. 이를 해결하기 위해 본 논문에서는 양안 시차와 시청 거리를 반영하여 입체 컨텐츠를 실시간으로 보정, 재생하는 S3D 렌더링 시스템을 제안 및 구현하고 그 연산 복잡도를 분석한다. 분석 결과 Optical Flow 알고리즘 블록은 한 프레임당 수행 시간이 최대 732초에 이르러 반드시 하드웨어 가속기 형태로 전용칩화할 필요가 있음을 확인하였고 Warping 알고리즘 처리 블록도 프레임당 최대 5.7초의 시간이 필요해 HD급 또는 1080p Full HD 화면 재생을 위해서는 함께 전용칩화 할 필요가 있음을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 춘계학술발표논문집 (중)
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• pp.1015-1018
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• 2003

본 논문은 날로 증가하는 데이터 처리 요구를 데이터 처리 전용 칩을 이용하여 데이터베이스, 데이터 마이닝, 또는 전문가 시스템 통과 같이 데이터 비교연산에 시간을 많이 소모하는 응용 소프트웨어의 처리 속도를 최소화 할 수 있는 시스템을 제안한다. 본 시스템은 기존의 숫자처리(numeric processing)보다는 기호처리(symbolic processing)를 위해서 관계 연산(relation operation) 모듈을 이용하여 입력된 데이터들을 하드웨어 레벨에서 고속으로 처리한다. 본 시스템은 칩으로 설계되어 하드디스크 레벨에서 시스템을 가속 시린 수도 있고, IP(Intellectual Property)로 구현되어 SoC(System-on-a-chip)의 한 모듈로서 프로세서 레벨에서 시스템을 가속시킬 수도 있다.

• 한국컴퓨터그래픽스학회논문지
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• 제8권2호
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• pp.23-29
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• 2002

컴퓨터 그래픽스 분야에 있어서 하드웨어의 활용은 렌더링 속도를 높이고 높은 수준의 결과를 얻기 위한 중요한 요소이다. 최근의 급속한 하드웨어의 발달은 기존에 불가능했던 다양한 여러 가지 효과들을 가능하게 해 주었으며, 쉐이더 기능을 이용하여 고급의 렌더링 기법들을 실시간에 구현할 수 있게 되었다. 본 논문에서는 이러한 하드웨어를 이용하여 최대 4가지의 물질에 대한 직접 볼륨 렌더링(direct volume rendering)을 수행할 수 있는 기법을 제안한다. 이 기법에서는 다양한 물질에 대한 렌더링 기능 이외에 그라디언트 값에 의한 물질 표면의 강조 효과, 광원의 거리에 의한 빛의 감소효과(Light Attenuation)와 Depth cueing, 복수의 광원에 의한 조명 효과 등의 다양한 고급 렌더링 기법들을 볼륨 렌더링에 적용할 수 있다.

• 전기전자학회논문지
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• 제24권3호
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• pp.895-900
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• 2020

본 논문에서 BSPE는 전력이 많이 소모되는 기존의 곱셈 알고리즘을 대체했다. Bit-serial Multiplier를 이용해 하드웨어 자원을 줄였으며, 메모리 사용량을 줄이기 위해 가변적인 정수 형태의 데이터를 사용한다. 또한, 부분 합을 더하는 MOA(Multi Operand Adder)에 LOA(Lower-part OR Approximation)를 적용해서 MOA의 자원 사용량 및 전력사용량을 줄였다. 따라서 기존 MBS(Multiplication by Barrel Shifter)보다 하드웨어 자원과 전력이 각각 44%와 42%가 감소했다. 또한, BSPE Core를 위한 hardware architecture design을 제안한다.

• 한국의학물리학회지:의학물리
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• 제14권1호
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• pp.20-27
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• 2003

컴퓨터에 의해 작동되는 선형가속기의 경우 모든 기기가 적절히 작동되는가를 확인하는 정도관리가 오작동으로 인한 환자 피해를 방지하기 위해 절대적으로 필요하다. 따라서 컴퓨터로직 및 마이크로 프로세서에 의해 작동되는 시스템의 안전을 고려하는 많은 보고서들이 발표되었다. 그 보고서에는 소프트웨어 및 하드웨어 고장으로 인해 발생하는 문제점들을 개선하기 위한 방법들이 제시하고 있다. 이와 관련하여 국내의 경우도 컴퓨터에 의해 작동되는 선형가속기의 수가 점차 적으로 증가하고 있는데 비해 체계적이고 일원화된 정도관리서가 없는 실정이다. 따라서 본 논문에서는 국내의 실정에 맞는 선형가속기 정도관리 기술을 개발하기 위한 기반으로 사용하기 위해 미국, 일본, 및 유럽에서 가장 일반적으로 사용되고 있는 정도관리서를 수집 및 요약하였다. 또한 각 나라간의 공통점 및 차이점이 비교분석 하였다. 국가별 정도관리를 비교한 결과 유럽의 경우 미국의 AAPM TG40을 참고자료로 주로 사용하였으며 중요한 정도관리의 항목은 점검주기에는 약간의 차이가 있으나 점검항목들은 거의 동일하다.

• 대한전자공학회논문지SP
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• 제48권3호
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• pp.106-111
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• 2011

본 논문은 H.264나 MPEG4등, 다양한 영상압축 코덱을 지원할 수 있는 ME ASIP의 전용 IME 명령어와 재구성 가능한 하드웨어 구조를 제안한다. 제안하는 전용의 명령어와 하드웨어 가속기는 HD급의 고화질 영상을 지원할 수 있는 성능을 가지고 있다. 제안하는 IME명령어는 다수의 병렬 연산과 패턴 정보를 이용한 연산기 제어를 통하여 전역탐색을 비롯한 각종 고속 탐색 알고리즘을 지원한다. 제안한 하드웨어 구조는 256개의 Processor Elements로 구성되어 있는 Processor Element Group (PEG) 하나당 77,860 게이트를 가진다. 16개의 PEG로 구성된 ASIP은 160MHz의 동작 주파수를 가지고 있으며, HD급 1080p의 해상도를 가지는 영상을 실시간으로 동작 시킬 수 있다.

• 한국정보통신학회논문지
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• 제15권12호
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• pp.2632-2640
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• 2011

본 논문은 다수의 프로세싱 유닛의 데이터 처리할 수 있는 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 마스터들의 요구 신호를 받아 순서에 맞추어서 데이터 충돌 없이 메모리에 전송하는 역할을 한다. 구현된 메모리 제어기는 마스터 인터페이스, 마스터 중재기, 메모리 인터페이스, 메모리 가속기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.71-78
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• 2008

본 논문에서는 H.264AVC baseline 디코더를 ARM926EJ-S 코어를 탑재한 FPGA(XC4VLX60)기반의 타겟 보드와 임베디드용 Linux Kernel 2.4.26의 개발환경에서 SW/HW 분할을 통해 설계 및 구현하였다. 하드웨어 가속기로는 움직임 보상 모듈 디블록킹 필터 모듈, YUV2RGB 변환 모듈을 사용하였으며 AMBA 버스 프로토콜을 통하여 소프트웨어와 함께 동작한다. 참조 소프트웨어(JM 11.0)를 OS(Linux)상에서 하드웨어 가속 모듈을 추가하고 메모리 접근 등을 최소화함으로써 성능을 향상시키고자 노력하였다. 설계된 하드웨어 IP와 시스템은 여러 단계로 검증하였으며 시스템의 복호화 속도 개선을 도모하였다. QCIF (176$\times$144) 영상을 24MHz의 클록 주파수의 타겟 보드상에서 약 2 frames/sec의 결과를 얻었으며 타겟 보드의 주파수를 증가시키고 FPGA영역의 IP를 ASIC으로 구현하면 더 좋은 성능을 기대할 수 있다.