• Journal of the Korea Society of Computer and Information
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• v.16 no.7
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• pp.1-11
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• 2011

Many researchers have studied on the methods to improve the processor performance. However, high integrated semiconductor technology for improving the processor performance causes many problems such as battery life, high power density, hotspot, etc. Especially, as hotspot has critical impact on the reliability of chip, thermal problems should be considered together with performance and power consumption when designing high-performance processors. To alleviate the thermal problems of processors, there have been various researches. In the past, mechanical cooling methods have been used to control the temperature of processors. However, up-to-date microprocessors causes severe thermal problems, resulting in increased cooling cost. Therefore, recent studies have focused on architecture-level thermal-aware design techniques than mechanical cooling methods. Even though architecture-level thermal-aware design techniques are efficient for reducing the temperature of processors, they cause performance degradation inevitably. Therefore, if the mechanical cooling methods can manage the thermal problems of processors efficiently, the performance can be improved by reducing the performance degradation due to architecture-level thermal-aware design techniques such as dynamic thermal management. In this paper, we analyze the cooling efficiency of high-performance multicore processors according to mechanical cooling methods. According to our experiments using air cooler and liquid cooler, the liquid cooler consumes more power than the air cooler whereas it reduces the temperature more efficiently. Especially, the cost for reducing $1^{\circ}C$ is varied by the environments. Therefore, if the mechanical cooling methods can be used appropriately, the temperature of high-performance processors can be managed more efficiently.

• Journal of Korea Game Society
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• v.8 no.2
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• pp.69-76
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• 2008

In this paper, we present the architecture of graphics processor and its instruction format for the mobile device. In addition, we introduce tile shader data structure for the on/off-line compilation based on the OpenGL ES 2.0 and a new optimization method based on the ILP(Instruction-Level Parallelism). This paper shows where a processor with the sane core clock is being used, the shader instruction resulted from the compile structure and method in this paper is approximately 1.5 to 2 times faster than a code based on the single instruction.

• Journal of KIISE:Computer Systems and Theory
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• v.35 no.7
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• pp.354-360
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• 2008

Power-related issues have become important considerations in current generation microprocessor design. One of these issues is that of elevated on-chip temperatures. This has an adverse effect on cooling cost and, if not addressed suitably, on chip reliability. In this paper we investigate the general trade-offs between temporal and spatial hot spot mitigation schemes and thermal time constants, workload variations and microprocessor power distributions. By leveraging spatial and temporal heat slacks, our schemes enable lowering of on-chip unit temperatures by changing the workload in a timely manner with Operating System (OS) and existing hardware support.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.61-63
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• 2002

컴퓨터 및 네트워크 기술의 눈부신 성장은 PDA, MP3 플레이어, 디지털 카메라와 같은 임베디드 시스템의 급성장을 가져왔다. 이러한 임베디드 시스템에는 그 시스템의 목적에 맞도록 특화된 실시간 운영체제가 탑재되게 되고, 그에 맞게 각 저장 장치들을 제어할 수 있는 파일 시스템도 필요하다. 본 논문에서는 삼성전자에서 개발한 CalmRISC16 마이크로 프로세서 코어를 사용하는 임베디드 시스템에 탑재될 실시간 운영체제를 위한 임베디드 파일 시스템을 구현하였다. 부 논문에서 구현된 임베디드 파일 시스템은 가상 과인 시스템으로 동작하며 In-memory 파일 시스템과 FAT를 사용하는 SmartMedia를 지원한다.

• The Magazine of the IEIE
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• v.31 no.8
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• pp.83-95
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• 2004

이더넷 특유의 범용성과 라인 속도의 포워딩 기능을 제공하는 고성능 네트워크 프로세서의 등장으로 메트로 이더넷의 핵심 장비로 선보인 이더넷 스위치는 메트로 영역에서의 성공 여세를 몰아코어 영역까지 적용범위를 확장하고 있다. 이러한 이더넷 스위치의 시장 변화에 따라 세계 유수의 이더넷 스위치 벤더는 스위칭 용량에 있어서는 수 Tbps ∼ 수 십 Tbps, 라인 인터페이스 및 패킷 처리 능력에 있어서는 10 기가비트 이더넷을 넘어 이것의 후속 버전인 40 기가비트 이더넷 혹은 100 기가비트 이더넷을 수용하면서 캐리어 수준의 신뢰도를 제공하는 차세대 이더넷 스위치 개발을 가속화하고 있는 실정이다.(중략)

• Information and Communications Magazine
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• v.25 no.12
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• pp.33-40
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• 2008

멀티코어 프로세서의 등장과 다량의 그래픽 연산을 필요로 하는 모바일 어플리케이션의 등장으로 광대역의 메모리시스템과 이의 저전력 구현의 중요성이 더해지고 있다. 본고에서는 메모리 시스템 인터페이스의 고속 저전력 설계와 측정 기술 개발의 최근 동향에 대해 기술한다. 500GB/s이상의 SoC메모리 대역폭을 실현하기 위해 필요한 기술들과 ${\sim}$mW/Gb/s의 전력 소모를 갖는 저전력 고속 IO설계 방법 등을 소개한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.43-45
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• 2001

본 논문에서는 MPEG 비디오 코어 프로파일 디코더 ASIC 상위 구조 설계를 시스템 수준에서 검증하는 기법을 제시한다. 상위 구조 설계는 RISC 프로세서와 펌웨어 그리고 일반 로직이 병존하는 혼합형 구조라는 것과 설계의 상위 단계라는 특징을 가지고 있기 때문에 Verilog HDL과 CSIM 모델 두 가지 모델이 혼합되어 있다. 통합 환경은 C 언어를 이용한 하드웨어 모델링 기법과 PLI를 통한 프로그래밍 언어와 Verilog의 통합 방법을 이용하여 설계 단계에서 각 블록의 특성에 가장 적합한 모델을 이용하여 동작 검증이 가능하도록 하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.172-174
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• 2003

멀티미디어에 대한 사회적 욕구가 한층 커져감에 따라, 보다 고용량 고효율의 매체에 대한 연구도 활기차게 진행되어 왔다. 그리고 그 미디어에 적합한 파일시스템을 개발 하는 일 또한 꾸준히 진행되어 온 일이다. 여러 파일 시스템 중 하나인 UDF 는 DVD 매체를 위한 파일 시스템으로 사용되고 있다. 본 논문에서는 DVD 플래이어에 탑재하기 위해 삼성전자에서 개발한 ARM920T 마이크로 프로세서 코어를 사용하는 임베디드 시스템에 탑재될 실시간 운영체제를 위한 UDF 파일 시스템을 구현하였다. 이 UDF 파일 시스템은 가상 파일 시스템과 연동한다.

• Annual Conference of KIPS
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• 2015.04a
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• pp.114-117
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• 2015

이 논문에서는 소수 추출 방법인 Sieve of Eratosthenes 알고리즘을 병렬화하되 실행시간과 에너지 소모 면에서 개선된 효과를 얻고자 한다. 멀티코어 프로세서의 공유 메모리를 효율적으로 활용하도록 하이브리드 병렬 프로그래밍 모델을 적용하고, 부하 균등화를 정교하게 조절하도록 파이프라인 작업 방식을 도입하였다. 실험결과 이전 방식보다 연산속도가 향상되었고, 에너지 사용량도 감소함을 확인하였다.

• Annual Conference of KIPS
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• 2010.11a
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• pp.1529-1532
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• 2010

본 논문은 동종의 멀티코어에서 (m,k)-firm Deadline 을 가지는 태스크를 위한 실시간 시스템의 스케줄링 기법을 제안한다. 본 논문에서 제안된 알고리즘의 목적은 (m, k)-firm Deadline 을 만족시키는 확률을 증가시켜 최대의 Quality of Service 를 제공하는 것이다. 본 논문에서는 제안된 알고리즘이 QoS 를 보장함을 분석적으로 보이고 실험을 통해 알고리즘의 효율성을 검증한다.