• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.7
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• pp.970-979
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• 1993

In this paper, a multi-function processor unit is implemented for binary image processing. This unit consists of a set of address generatior, window pipeline register, look up table, control unit, and two local memories .The merits of multi-function processor unit are more simpler than basic SAP and improved disposal speed. A simple software selection give the various choices of image sizes and it can process the function of smoothing, thinning, feature extraction, and edge detection, selectively or sequentially.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.826-828
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• 2005

인텔의 IA-64 프로세서는 명령어 수준의 병렬수행을 지원하는 EPIC (Explicitly Parallel Instruction Computing) 구조를 채택하고 있으며 컴파일러가 순차적 코드에서 병렬 수행이 가능한 독립적인 명령어들을 스케줄링 하도록 되어있다. 본 논문에서는 IA-64 스케줄링을 위해 향상된 파이프라인 스케줄링 (Enhanced Pipeline Scheduling, EPS) 기법[1]을 적용한 결과를 소개한다. EPS는 루프수준의 병렬화를 위한 소프트웨어 파이프라이닝 (software pipelining)기법으로 전역 스케줄링 (global Scheduling) 기법을 기반으로 하고 있다. 우리는 IA-64 프로세서를 위한 공개소스 컴파일러인 ORC (Open Research Compiler)에 EPS를 구현하고 실제 프로세서인 Itanium에서 실험을 수행하였다. 상용 프로세서와 컴파일러에 구현과 튜닝을 하는 과정에서 얻은 경험을 소개하고 기존의 ORC 컴파일러와 비교하여 얻은 성능 향상을 보고하고 분석한다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.1000-1002
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• 2005

TOE(TCP/IP Offload Engine)은 호스트 CPU가 아닌 네트워크 어댑터 상에서 TCP/IP 프로토콜을 처리하여 호스트 CPU의 부하를 줄이는 기술이다. TOE의 구현 방안으로는 임베디드 프로세서를 사용하여 TCP/IP를 처리하는 소프트웨어적인 구현 방법과 TCP/IP의 모든 기능을 하드웨어로 구현하는 접근 방법이 제안되어왔다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 Hybrid TOE 구조를 개발하기 위해 FPGA와 ARM 프로세서에 기반한 프로토타입을 개발하였다. Hybrid TOE는 많은 작업 부하로 인하여 임베디드 프로세서 상에서 성능을 확보하기 어려운 기능들은 하드웨어로 구현하고, 연결 설정과 같이 통신의 성능에 큰 영향을 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 또한 본 논문에서는 실험을 통해 Hybrid TOE 프로토타입이 호스트 CPU 상에 발생하는 부하를 줄임을 입증하고, 하드웨어 구현을 통해 통신의 성능을 향상시킬 수 있음을 보였다.

• Proceedings of the IEEK Conference
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• 2004.06b
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• pp.427-430
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• 2004

본 논문에서는 로드 명령어 처리와 곱셈기의 구조를 개선한 ARM9 호환 마이크로프로세서를 설계하였으며, ARM9 마이크로프로세서와 비교하여 특정한 로드 명령어 수행 시 1 클록 사이클을 단축하였고, 곱셈명령어 수행 시 2 클록 사이클 단축하였다. 설계된 ARM9 프로세서는 VHDL로 기술하였으며, 명령어 시뮬레이션 결과 ARM9 마이크로프로세서 시뮬레이터와 실행 결과 값이 동일함을 확인하여 명령어 호환 검증을 하였으며, Xilinx FPGA를 이용하여 66MHz 동작환경에서 실시간 영상 처리 수행을 검증하였다.

• Proceedings of the IEEK Conference
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• 2005.11a
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• pp.889-892
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• 2005

본 논문에서는 VPN을 위한 IPSec 암호 프로세서의 설계 및 구현에 관하여 기술한다. IPSec 암호 프로세서의 기밀성 서비스를 위한 암호엔진은 DES, 3 DES, SEED, 그리고 AES 알고리듬 등을 사용하여 설계하였고, 인증 및 무결성 보안 서비스를 위한 인증엔진은 HMAC(The Hashed Message Authenticat ion Code)-SHA-1을 기본으로 설계하였다. 제안된 암호 프로세서는 Verilog를 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. FPGA 구현을 위해서 Xilinx ISE 6.2i툴과 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하였다.

• Proceedings of the IEEK Conference
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• 2003.07d
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• pp.1343-1346
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• 2003

상거래와 통신을 위한 주된 매개체로써 등장한 인터넷 뿐 아니라 새로이 대두되는 다양한 유무선 네트워크 환경, 그리고 정보 저장에 있어서 암호화 알고리즘은 보안의 중요한 요소로 자리잡고 있다. 본 논문에서는 대칭 및 비대칭 암호화 알고리즘을 가속시키기 위한 암호화 프로세서의 명령어와 해당 Functional Unit 을 제안하였다. 현재 암호화 알고리즘을 가속시키기 위한 방법으로 사용되는 주문형 반도체(ASIC)는 알고리즘 가속 속도는 빠르지만, 새로운 암호화 알고리즘을 지원할 수가 없고, 지원하는 알고리즘을 사용하지 않는 경우 비효율성을 야기한다. 또한 범용프로세서는 다양하고 새로운 암호화 알고리즘을 지원할 수 있지만 암/복호화 가속속도가 느리다. 이는 암호화 알고리즘이 범용 프로세서에서는 지원하지 연산을 주로 사용하기 때문이다. 따라서 이 논문에서는 대칭 및 비대칭 암호화 알고리즘의 주된 연산을 분석하고, 각각의 연산을 가속시키기 위한 명령어 집합, 그리고 해당하는 Functional Unit을 제안하여 Programmable 한 암호화 프로세서를 설계하기 위한 토대를 마련한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 1999.11b
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• pp.255-260
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• 1999

This paper shows the design of a high throughput 512-point FFT processor. The performance target of the 512-point FFT processor is to achieve data symbol rate required for OFDM systems. The memory requirement of the 512-point FFT processor is minimized by adopting shuffle memory system. The hardware cost of the 512-point in processor is further reduced by using a complex multiplier with a new strength reduction method.

• 한국정보통신설비학회:학술대회논문집
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• 2004.08a
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• pp.115-118
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• 2004

본 논문에서는 파이프라인 아키텍처 기반의 네트워크 프로세서를 이용한 네트워크 시스템 개발에 대해 다룬다. 파이프라인 아키텍처는 구조상 Hazards 문제가 발생할 수 있으며 이는 시스템의 성능에 중요한 영향을 주게 된다. 또한 네트워크 프로세서는 고수준의 프로그래밍 모델을 제공하므로 고속의 패킷 처리를 위한 코드 작성이 수월하다. 따라서 파이프라인 아키텍처 기반의 네트워크 프로세서를 이용한 시스템 개발시 Hazards 문제를 피할 수 있는 방법과 효율적인 패킷 처리를 위한 코드 작성에 대한 지침을 제시하고 그 방법이 일반적인 방법보다 효율적임을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.316-318
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• 2006

루프버퍼는 루프의 부하를 줄이기 위해 일반적으로 사용되고 있는 구조이다. 본 논문은 EISC 내장형 프로세서의 에너지 소모를 줄이기 위하여 변형된 루프버퍼를 제안한다. 제안하는 루프버퍼는 EISC 프로세서가 갖는 특수 명령어의 수행 횟수를 감소시켜, 주요 에너지 소모원인 메모리 접근을 추가로 감소시킨다. 시뮬레이션 결과, 제안하는 루프버퍼는 설계한 프로세서의 수행시간을 $5%{\sim}13.6%$ 감소시키며, 메모리 접근횟수를 $14.9{\sim}37.8%$ 감소시키는 것을 관찰하였다. 변형된 루프버퍼는 $0.18{\mu}m$, 1.8V 공정 표준 셀 라이브러리를 사용하여 악 2792 개의 등가 게이트에 해당하는 면적에서 구현할 수 있다.

• Proceedings of the Korea Society for Simulation Conference
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• 2003.06a
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• pp.85-88
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• 2003

본 논문에서는 다중 프로세서 시스템에서 부하를 재분배할 때 소요되는 통신비용을 줄이기 위한 알고리즘을 제안한다. 또한 시뮬레이션을 이용하여 제안된 알고리즘의 성능을 기존의 알고리즘과 비교한다. 제안하는 알고리즘에서는 되도록 많은 수의 링크가 부하 평형에 참여 할 수 있도록 한다. 이를 위하여 부하 이동량 계산시에 각 프로세서는 자신과 연결된 모든 링크를 이용하여 부하 평형을 시도한다. 그리고 한 번의 링크를 통해 이동되는 부하 량을 단위 량으로 제한시키는 대신에 반복적인 방법으로 부하 이동량을 계산한다. 시뮬레이션은 8$\times$8, 10$\times$10, 12$\times$12, 14$\times$14, 16$\times$16개의 프로세서를 갖는 메쉬 구조에서 실시하였다. 시뮬레이션 결과 기존의 알고리즘에 비하여 전체 부하 이동량은 약 30%, 부하 이동 시간은 약 70% 감소함을 보였다.