• 한국컴퓨터정보학회논문지
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• 제16권5호
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• pp.1-11
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• 2011

최근 모바일 멀티미디어 기기들의 사용이 증가 하면서 고성능 멀티미디어 프로세서에 대한 필요성이 증가하고 있다. 본 논문에서는 낮은 소비전력으로 고성능 멀티미디어 애플리케이션을 구현할 수 있는 SIMD기반 병렬프로세서를 제안한다. 제안하는 병렬프로세서는 16개의 프로세싱 엘리먼트로 구성되어 있으며, 3단계 파이프라인 구조로 설계되었다. 모의실험 결과, 제안한 SIMD기반 병렬프로세서는 기존의 병렬프로세서보다 프로세싱 엘리먼트 당 상대 연산 처리량에서 높은 성능을 보였으며, 또한 동일한 130nm 테크놀리지와 720 클록주파수에서 상용 고성능 프로세서인 TI C6416보다 1.4~31.4배의 성능 향상 및 5.9~8.1배의 에너지 효율 향상을 보였다. 제안한 병렬프로세서를 하드웨어 설계언어인 verilog HDL을 이용하여 설계하였고, FPGA를 이용해 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.345-348
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• 1999

본 논문에서는 내장형 응용에 적합한 RISC 마이크로프로세서와 DSP 프로세서의 기능을 유기적으로 결합한 구조를 연구하고 이를 설계한다. 프로그램의 크기를 줄이기 위해 RISC 명령어는 16비트 명령어 집합을 설계하고 분기 명령어로 인한 손실을 줄이기 위해 한 개의 지연 슬롯을 갖고 있다. DSP 명령어는 32비트 길이를 갖고 한 명령어로 곱셈, 덧셈(뺄셈), 두 가지 데이터 이동을 할 수 있어서 한 사이클에 최대 네 가지 동작을 할 수 있다 파이프라인 단계는 IF, ID, EX, MA, WB/DSP의 다섯 단계로 구성된다. DSP 기능을 지원하기 위해 내부 루프 버퍼를 갖고 정수 실행부에서는 주소 발생을 위한 전용 하드웨어와 DSP 유닛에서는 곱셈 및 누적 기능을 지원하기 위한 17 × 17 비트 곱셈기가 내장된다. 제안된 구조의 설계는 Verilog-HDL을 이용하여 top-down 설계 방식으로 설계되었고 각 기능 검증을 마친 후 3.3V, 0.6㎛ CMOS triple metal single poly 공정을 이용하여 합성하고 레이아웃 하였다.

• 한국통신학회논문지
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• 제19권8호
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• pp.1578-1586
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• 1994

본 논문에서는 축적프로그램 제어시스템이 분산구조형인 경우 이에 적합한 새로운 과부하 제어 방법을 제안한다. 분산구조에서 호 처리 기능의 대부분은 가입자 제어 프로세서(SP)에 분산되어 있지만, 번호 번역과 루팅제어와 같은 몇가지 기능들은 중앙 프로세서(CP)에 집중되어 있으므로 중앙 프로세서의 성능은 교환시스템에서 매우 중요하다. 그러므로 과부하시 CP의 적절한 동작을 보증하는 과부하 제어 방법이 필요하다. 제안한 과부하제어 방식의 성능을 평가하기 위하여 시뮬레이션을 수행하였으며, 이를 통하여 제안한 과부하 제어 방법이 매우 효율적임을 입증하였다.

• 융합신호처리학회논문지
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• 제8권1호
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• pp.73-77
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• 2007

본 논문에서는 적응 필터링 분야에서 널리 쓰이고 있는 재귀형 LMS 필터의 고속연산을 위해 Cyclo-static 스케줄러를 이용하여 VLSI구현에 적합한 구조를 제안한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성되는데, 스케줄 생성단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 취하여 입력의 샘플링속도, 프로세서의 수, 그리고 주어진 입력에 대한 출력의 지연에 있어 최적인 Cyclo-static 스케줄러를 생성하여 각 프로세서간의 연결선이 최소가 되도록 스케줄을 변환한다. 회로도 생성 단계에서는 이 변환된 스케줄러로부터 미리 정의된 두 가지 형태의 프로세서 구조를 이용하여 그것을 구성하고 있는 레지스터 및 멀티플렉서의 할당을 행하고 제어신호를 포함한 완전한 회로도를 생성한다, 이렇게 생성된 회로도는 기존의 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환 될 수 있다.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.23-32
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• 2007

본 논문에서는 3D 그래픽스(graphics), H.264/H.263/MPEG-4 같은 동영상 코덱, JPEG 혹은 JPEG2000 같은 정지영상 코덱, MP3 같은 오디오 코덱 등 다양한 멀티미디어 관련 기술을 효율적으로 구현하기 위한 재구성형 병렬 프로세서 구조가 제안된다. 제안된 구조는 메모리와 프로세서를 직접 연결하여 메모리 접근 시간과 소비전력를 감소시키고, 3D 그래픽스 처리 과정중 기하 단계의 부동소수점 연산을 지원한다. 또한 분할 SIMD(partitioned SIMD) 방식을 사용하여 하드웨어 비용을 줄이고, 명령어(instruction)의 조건부 실행(conditional execution)을 지원하여 알고리듬 개발이 용이하다.

• 한국정보과학회논문지:시스템및이론
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• 제26권3호
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• pp.301-312
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• 1999

본 논문에서는 명령어 수준의 병렬성을 다루는 세 가지 프로세서 모델을 정의하고 각 모델별로 명령어 파이프라인을 운용하는 방법에 다른 실행사이클의 변화를 연구하였다. 본 논문에서 고려한 세가지 모델은1) 긴 명령어 인출시 캐시미스가 발생하면 명령어 파이프라인이 정지되는 전통적인 VLIW 구조, 2) 전통적인 VLIW 구조와 같이 긴 명령어 인출시 캐시미스가 발생하면 명령어 파이프라인이 정지되나 실시간에 긴 명령어를 실행 유니트로 스케줄링할 수있으므로 목적 코드에서 LNOP를 제거할 수 있는 구조 및 3)2)의 구조에서 긴 명령어를 인출하는 과정에서 캐시미스가 발생하더라도 LNOP을 분석 유니트로 제공하여 명령어 파이프라인을 계속 진행시키는 구조의 세 가지이다. 연구결과, 세 번째 구조에서 발생되는 LNOP 의 수는 첫 번째 구조와 두 번째 구조에 비하여 적어서 동일한 응용 프로그램을 처리하는데 필요한 실행사이클의 수가 가장 짧았다. 여러 가지 벤치 마크들에 대한 모의 실험에서도 세 번째 구조가 다른 구조의 프로세서에 비하여 실행사이클의 수가 가장 짧음을 확인할 수 있었다.

• 한국정보교육학회:학술대회논문집
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• 한국정보교육학회 2004년도 동계학술대회
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• pp.141-149
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• 2004

정보사회가 도래하면서 제7차 교육과정에서는 ICT 교육이 강조되고 있으나 컴퓨터 활용측면에서 교과내용이 편성되어 있고 컴퓨터의 구조와 그 동작원리에 관한 내용은 미흡하다. 그러나 컴퓨터의 구조와 원리에 대한 지식은 정보사회의 기초가 되는 핵심적인 지식일 뿐 아니라 수요가 급증하고 있는 정보기술 인력의 수급면에서도 필요하므로 그 교육이 강화되어야한다고 본다. 본 연구에서는 프로세서의 구조와 동작원리 중에서 연산부분을 중심으로 초등학생들의 수준에 맞게 시뮬레이션 형태로 설계한다. 이를 통하여 학습자가 조기에 컴퓨터의 내부구조와 동작원리에 대한 관심을 가지게 되고 나아가 컴퓨터관련 학문의 기초를 마련하고, 미래사회의 요구에도 부합될 것이라고 기대한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1713-1716
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• 2005

최근 3 차원 그래픽 영상의 복잡도가 점점 증가함에 따라, 가시성 선별에 관련된 연구는 3 차원 렌더링 프로세서 설계에 있어서 중요한 핵심 연구 중 하나가 되었다. 본 논문에서는 기존의 픽셀 캐쉬의 정보를 이용하여 가시성 선별을 수행하는 새로운 래스터라이제이션 파이프라인을 제안하고 있다. 제안 구조에서는 가시성 정보를 관리하기 위해서 계층적 z-버퍼 (HZB)와 같이 규모가 큰 별도의 하드웨어를 추가하지 않고, 픽셀 캐쉬에 저장되어 있는 데이터를 참조하여 주사 변환 과정에서 가시성 선별을 수행하고 있다. 캐쉬에서 접근 참조 실패된 프리미티브에 대해서는 픽셀 래스터라이제이션 파이프라인의 z-테스트 과정에서 은면 제거를 수행하도록 하였고, 선 인출 기법을 적용하여 픽셀 캐쉬의 접근 실패에 따른 손실을 줄여주었다. 실험 결과, 제안 구조는 일반 픽셀 파이프라인 구조에 비해 약 32%, HZB 구조에 비해 약 7%의 성능 향상을 보이고 있다.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 2003년도 춘계학술대회논문집
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• pp.79-84
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• 2003

이 논문은 빠른 ASIP(application specific instruction processor) 평가를 위한 재적응성을 가진 컴파일러/시뮬레이터 환경에 대해 이야기한다. ASIP의 성능은 하드웨어 구조뿐만 아니라, 수행되는 응용 소프트웨어에 영향을 받기 때문에, 높은 성능의 ASIP 개발을 위해서는 컴파일러 및 시뮬레이터의 개발이 선행되어야 한다. 그러나 다양한 ASIP 구조에 따라 적합한 고성능의 컴파일러/시뮬레이터를 만드는 일은 매우 시간 소모적인 일이 될 뿐만 아니라, 오류가 발생하기도 쉽다. 본 논문에서는 HiXR2라는 ADL(architecture description language)을 이용하여 명령어 구조를 기술하고 이를 바탕으로 컴파일러와 시뮬레이터를 자동 생성하였다. HiXR2의 재적응성 및 생성된 컴파일러/시뮬레이터의 정확성을 검증하기 위하여 ARM9 프로세서와 CalmRISC32 프로세서 구조를 각각 기술하고, 각각에 대하여 응용프로그램 코드를 컴파일 및 시뮬레이션 하는 예제를 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2942-2945
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• 2000

본 논문은 필드버스 인터페이스를 위한 이중구조의 결함내성형 마이크로콘트롤러 구조를 제시하고, 테스트 환경을 구축하여 고장허용 기능을 검증한다. 이중구조의 결함내성형 마이트로 콘트롤러는 두 개의 프로세서 모듈의 출력을 비교하여 고장을 발견하고, 고장을 발견한 경우 버스 출력을 차단함으로써 전체 시스템의 오동작을 방지한다. 일단 고장을 발견하면 자체 진단을 통해 고장 상태를 판다하여, 영구적인 고장일 경우 정지하고 일시적인 고장일 경우에는 재시작을 통해 정상동작으로 복귀함으로써, 고장정지 및 일시적인 고장으로부터의 회복기능을 제공한다. 이중구조의 결함내성형 마이크로 콘트롤러에 필드버스 인터페이스 기능을 추가하여 자체적인 응용 노드로서의 기능을 수행할 수 있도록 한다. 그리고 이러한 노드를 MC68360프로세서를 이용하여 구현하고, 인위적인 고장주입을 통하여 그 기능을 검증한다.