• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.550-552
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• 2004

최근 휴대폰, PDA, 노트북 등의 모바일 제품의 인기에 따라 모바일에 대한 소비자의 관심이 증대되고 있으며, 대형 네트워크 장비보다 소형의 개인 휴대용의 모바일 제품의 성장세가 두드러지고 있다. 이러한 추세에 따라 무선랜에 대한 관심도 증대되고 있다. 본 논문에서는 기존의 ARM 프로세서를 기반으로 802..11 무선랜 환경에 맞는 네트워크 프로세서 구조에 대한 연구를 수행하였다. 그 결과 전송과 수신이 빈번하게 동시에 일어나는 무선랜 환경에서는 multi-threading을 처리할 수 있는 프로세서가 구조(SMT)가 Superscalar 구조에 비해 높은 성능 향상 폭을 보여주었다

• Journal of the Korea Society of Computer and Information
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• v.14 no.12
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• pp.9-16
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• 2009

Energy consumption as well as performance should be considered when designing up-to-date multicore processors. In this paper, we propose new design technique to reduce the energy consumption in the instruction cache for multicore processors by using modified filter cache. The filter cache has been recognized as one of the most energy-efficient design techniques for singlecore processors. The energy consumed in the instruction cache accounts for a significant portion of total processor energy consumption. Therefore, energy-aware instruction cache design techniques are essential to reduce the energy consumption in a multicore processor. The proposed technique reduces the energy consumption in the instruction cache for multicore processors by reducing the number of accesses to the level-1 instruction cache. We evaluate the proposed design using a simulation infrastructure based on SimpleScalar and CACTI. Simulation results show that the proposed architecture reduces the energy consumption in the instruction cache for multicore processors by up to 3.4% compared to the conventional filter cache architecture. Moreover, the proposed architecture shows better performance over the conventional filter cache architecture.

• Proceedings of the Korean Information Science Society Conference
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• 2010.06b
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• pp.313-317
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• 2010

최근에는 반도체 공정 기술의 발달로 인하여 프로세서의 성능은 급속도록 발전하였다. 하지만 프로세서에서 소모되는 전력이 급속도록 증가하고, 이에 따라 발생된 높은 온도는 프로세서 신뢰성에 부정적인 영향을 미치고 있다. 그러므로 최근의 프로세서 설계 시 전력, 온도등도 성능과 함께 중요한 고려사항이다. 프로세서의 신뢰성에 치명적인 영향을 미치는 고온현상을 해결하기 위해서 여러 가지 연구가 이루어지고 있다. 대표적으로 방열 판, 냉각 팬 등을 이용한 기계적인 기법과 동적 온도 관리 기법, 연산 이관 기법등을 적용한 구조적인 기법이 활발하게 연구되고 있다. 이러한 기법들의 적용으로 프로세서의 온도를 효과적으로 제어할 수 있게 되었으나 기계적인 냉각 기법은 냉각 효율성이 높지 않다는 단점이 존재하고, 구조적 설계 기법을 통한 냉각기법은 온도를 제어하기 위해 프로세서의 성능을 저하시키는 치명적인 단점이 존재하기 때문에 두 기법 모두 더 많은 연구가 필요하다. 최근의 프로세서 온도 제어 연구의 초점은 부가적인 장치를 통해 프로세서 내에서 발생 된 온도를 제어하는 기계적인 냉각 기법에서 프로세서 내에서 발생하는 온도를 효과적으로 제어하여 프로세서의 신뢰성과 냉각 비용을 절감할 수 있는 구조적 설계 기법으로 이동하고 있다. 본 논문에서는 연구의 초점이 이동하는 원인에 대해 분석하고자 고성능 프로세서에서의 기계적 냉각 기법의 냉각 효율성을 분석하고자 한다. 실험 결과, 온도를 제어하는 데 있어서 매우 높은 비용($1^{\circ}C$ 감소 당 최대 3.58W, 평균 3.36W)이 소모되는 것으로 나타났다. 향후에는 구조적인 설계 기법의 냉각 효율성을 분석하는 실험을 진행하고자 한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.4
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• pp.645-651
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• 2006

This paper discusses computer system performance evaluation and analysis by employing a simulator which able to execute a symmetric multiprocessor in machine simulation environment. We also perform a multiprocessor system analysis using SPLASH-2, which is a suite of multi-program benchmarks for multiprocessors, to perform the behavior study of the symmetric multiprocessor OS kernel, IRIX5.3. To validate the scalability of symmetric multiprocessor system, we demonstrate structure and evaluation methods for symmetric multiprocessor as well as a functionality-based software simulator, SimOS. In this paper, we examine cache miss count and stall time on the symmetric multiprocessor between the local instruction and local data, using the multi-program benchmarks such as RADIX sorting algorithm and Cholesky factorization.

• The Magazine of the IEIE
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• v.28 no.7
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• pp.49-55
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• 2001

1970년대에 개발된 마이크로 프로세서는 제어기기 분야 및 소형 컴퓨터에서 주로 사용되어 오다가 1980년대에 이르러 RISC(Reduced Instruction Set Computer) 구조의 도입으로 중대형 컴퓨터에 이르기까지 광범위하게 사용되고 있다. 또한 반도체 기술의 급격한 발전으로 슈퍼스칼라 구조가 마이크로 프로세서에서도 적용되고 있으며 동작 속도도 수백 MHz에 이르고 있다. 마이크로 프로세서는 프로그램을 수행하기 위해서 프로그램과 데이터를 메모리로부터 읽어 와야 한다. 그런데 메모리 용량은 빠른 속도로 증가하고 있지만 동작 속도는 마이크로 프로세서의 동작 속도에 크게 미치지 못하고 있다. 1980년에 DRAM의 접근 속도는 250nsec이었으나 1998년에 RDRAM의 동작속도는 300MHz로 70여배 빨라졌다. 그러나 마이크로프로세서는 1980년에 8086의 동작 속도가 8MHz이던 것이 1998년에는 팬티엄-2가 500MHz에 이르고 있다. 더욱이 팬티엄-2는 슈퍼스칼라 구조이므로 이를 감안하면 1GHz 이상에 이르러 120여 배 빨라진 것을 알 수 있다. 이와 같은 메모리 속도와 마이크로 프로세서 속도 차이에 더하여, 메모리와 마이크로 프로세서를 인쇄 회로 기판에서 연결하는데 따른 물리적 특성은 변화하지 않으므로 데이터 전송 폭을 넓히는 것에는 한계가 있다. 따라서 향후 컴퓨터 성능 발달을 제한하는 주요 요소 중 하나는 마이크로 프로세서와 메모리 사이의 데이터 전송 폭이다. 프로그램과 데이터가 메모리에 저장되는 본 뉴먼 방식의 컴퓨터에서 데이터 전송 폭을 줄이기 위해서는 코드 밀도(Code Density)가 높은 컴퓨터 구조를 연구하는 것이 필요하다. 한편 마이크로 프로세서는 실장 제어용으로 거의 모든 전자 제품 및 자동화 기기에서 채용하고 있다. 특히 냉장고, 에어콘, 전축, TV, 세탁기 등 가전기기와 Fax, 복사기, 프린터 등 사무용기기와 자동차, 선박, 자동화기계 등 사무 및 산업용 기기와 PDA(휴대용 정보 기기), NC(Network Computer) 등 정보 기기 그리고 각종 오락기, 노래 반주지 등 정보 기기 등에서 사용하는 실장 제어용 마이크로 프로세서 시장은 매년 10% 이상씩 성장하고 있으며, 21세기 산업을 주도하는 핵심 기술로 자리 매김하고 있다. 이러한 실장 제어용 기기는 마이크로 프로세서와 메모리 및 입출력 자이가 하나의 반도체에 집적되는 경우가 많다. 그런데 반도체 가격은 반도체 크기에 따라 결정되며, 가장 넓은 면적을 차지하는 것은 메모리이다. 따라서 반도체 가격을 낮추기 위해서는 메모리 크기를 줄여야 하며, 이를 위해서 또한 코드 밀도가 높은 컴퓨터 구조에 대한 연구가 필요하다. 최근에는 322비트 RISC 명령어를 16비트 명령어로 축약한 구조가 연구되었다. ARM-7TDMI는 ARM-7의 16비트 축약 명령어 구조이며, TR4101은 MIPS-R3000의 16비트 축약 명령어 구조이다. 이들 16비트 축약 명령어 RISC는 종래 RISC와의 호환성을 위하여 2가지 모드로 동작하므로 구조가 복잡하고, 16비트 명령어에서는 8개의 레지스타만을 접근할 수 있으므로 성능이 크게 떨어지는 단점을 가진다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.11C
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• pp.940-948
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• 2008

This paper presents a low-power, low-complexity design and implementation results of a high speed multiple-input multiple-output orthogonal frequency division multiplexing (MIMO-OFDM) wireless LAN (WLAN) baseband processor. The proposed processor is composed of the physical layer convergence procedure (PLCP) processor and physical medium dependent (PMD) processor, which have been optimized to have low-power and reduced-complexity architecture. It was designed in a hardware description language (HDL) and synthesized to gate-level circuits using 0.18um CMOS standard cell library. As a result, the proposed TX-PLCP processor reduced the power consumption by as much as 81% over the bit-level operation architecture. Also, the proposed MIMO symbol detector reduced the hardware complexity by 18% over the conventional SQRD-based architecture with division circuits and square root operations.

• Journal of KIISE
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• v.42 no.10
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• pp.1280-1285
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• 2015

Many hardware-based regular expression matching architectures are proposed for high performance matching. In particular, regular expression processors such as ReCPU and SMPU perform pattern matching in a similar approach to that used in general purpose processors, which provide the flexibility when updating patterns. However, these processors are inefficient in performing class matching since they do not provide character class matching capabilities. This paper proposes an instruction set and architecture of a regular expression matching processor, which can support character class matching. The proposed processor can efficiently perform character class matching since it includes character class, character range, and negated character class matching capabilities.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.15 no.5
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• pp.219-224
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• 2015

Recently, the multi-core processor architecture is widely used in the digital signal processors for enhancing its performance. Multi-core processors are classified either as symmetric or asymmetric. Asymmetric multi-core processors are known to have higher performance and more efficient than symmetric multi-core processors. In order to study the performance enhancement of asymmetric multi-core digital signal processors over the symmetric ones, the trace-driven simulation has been executed for various asymmetric quad-core, octa-core and hexadeca-core digital signal processors and compared with the symmetric ones of similar hardware budget using UTDSP benchmarks as input.

• ETRI Journal
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• v.10 no.3
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• pp.9-23
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• 1988

반도체 기술의 급격한 발전으로 마이크로프로세서를 이용하여 수퍼미니급의 컴퓨터를 개발하는 것이 가능하게 되었다. 따라서 프로세서 칩 개발노력이 증대되었으며 컴퓨터 구조 또는 프로세서 구조에 관한 연구도 여러 곳에서 진행되고 있다. 우리나라의 경우 독자적인 명령어를 갖는 컴퓨터를 개발하겠다는 노력은 미미하였으며 외부로 발표된 것은 전무한 상태이다. 본 논문은 한국전자통신연구소에서 개발하고 있는 독자적인 명령어 세트를 가지는 RISC 형태의 32 비트 마이크로프로세서인 HARP의 구조설계에 관한 것으로서 기본구조 설계를 위하여 1980년대 이후에 개발된 RISC 프로세서들에 대한 사례연구를 하였으며, 이를 바탕으로 HARP의 명령어 및 데이터 형식, 레지스터의 구성, 48비트의 가상 어드레스 사용방법, load/store 및 분기 명령어에서 사용되는 어드레싱 모드 그리고 HARP에서 정의한 39개의 명령어들에 대해 기술한다.

• Proceedings of the IEEK Conference
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• 2001.06d
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• pp.127-130
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• 2001

본 논문에서는 SIMD (Single Instruction stream and Multiple Data stream)형 병렬 구조의 다중 프로세서를 이용하여 NTGST (noise-tolerant generalized symmetry transform)를 병렬 고속화하였다. 먼저 NTGST의 화소 및 영상 영역간의 계산 독립성을 이용하여 영상을 분할하여 P개의 프로세서에 할당하고, 이들 각각을 N개의 데이터를 한번에 처리하는 SIMD 구조로 병렬화하여 NP에 비례하는 속도 향상을 얻었다. 실험에서 MMX 기술의 펜티엄 Ⅲ 프로세서를 2개 사용하여 제안한 알고리즘이 기존의 NTGST 보다 8배 가까이 고속으로 처리됨을 확인하였다.