• 한국정보통신학회논문지
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• 제10권12호
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• pp.2303-2307
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• 2006

Wave Digital Filter(WDF)는 그 구조상 반올림 오차에 의한 잡음에 아주 강하기 때문에 필터로 구현되는 DSP 알고리듬에 있어 그 필터의 계수의 단어길이가 짧을 경우 아주 유용하게 이용될 수 있다. 본 논문에서는 멀티프로세서 구조를 채택하여 입력의 샘플링 속도, 프로세서의 수, 그리고 주어진 입력에 대한출력의 지연에 있어 최적인 WDF를 구현하고자 한다. 이 구현은 제어신호를 포함한 완전한 회로도로 주어지며, 이 화로도는 기존의 실리콘 컴 파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환 될 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 춘계학술발표논문집 (상)
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• pp.125-128
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• 2003

본 논문에서는 메쉬 구조 다중컴퓨터 시스템을 위한 새로운 서브메쉬 할당방법을 제안한다. 이 할당방법의 특징을 외적단편화로 인한 할당지연을 최소화하여 태스크 대기시간을 단축하는 것이다. 2차원 메쉬 구조에서는 할당 서브메쉬에 의해 상하, 좌우로 양분되는 프로세서 단편들을 연결하여 더 큰 가용 서브메쉬를 형성할 수 없는 구조적인 한계 때문에 외적단편화로 인한 서브메쉬의 할당지연이 발생한다. 이러한 할당지연은 태스크의 대기시간을 증가시키기 때문에 시스템의 성능을 저하시킨다. 따라서 본 논문에서는 외적단편화로 인해 서브메쉬의 할당지연이 발생하면 할당서브메쉬에서 수행중인 태스크들을 다른 가용 서브메쉬에 재배치하고 프로세서 단편들을 통합하여 할당함으로써 태스크의 대기시간을 줄인다. 시뮬레이션을 통하여 제안한 할당방법이 태스크의 대기시간을 줄이는 면에서 기존의 할당방법들 보다 우수함을 보인다.

• 대한전자공학회논문지SP
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• 제44권2호
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• pp.74-81
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• 2007

이 논문에서는 H.264의 효율적인 움직임 추정을 위한 새로운 SAD(Sum of Absolute Differences) 프로세서의 구조를 제안하였다. SAD 프로세서는 전영역 탐색기법의 움직임 추정이나 고속 탐색기법의 움직임 추정에서 모두 사용되는 중요한 블록이다. 제안된 구조는 SAD 계산기 블록, combinator 블록, 최소값 계산기 블록의 3개의 블록으로 구성된다. 제안된 구조는 덧셈연산을 분산 연산(Distributed Arithmetic)을 사용하여 계산함으로써 구조를 단순화시켰다. 제안 구조를 HDL(Hardware Description Language)을 사용하여 실험한 결과 기존의 구조와 비교하여 39%의 게이트 카운트 감소효과를 보였다. 또한 FPGA를 사용하여 검증한 결과도 32%의 게이트 카운트 감소효과를 보였다. 따라서 제안된 움직임 추정용 SAD 프로세서는 칩의 면적이 중요한 변수인 H.264 칩에서 널리 사용될 수 있는 구조가 될 것이다.

• 전기전자학회논문지
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• 제12권4호
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• pp.246-254
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• 2008

본 논문에서는 멀티 스레드와 듀얼 페이즈 명령어 파이프라인을 가진 4way SIMD 프로세서를 설계하였다. 8개의 스레드가 round-robin 방식으로 실행되어, 해저드를 발생시키지 않는다. 또한 듀얼 페이즈 기능은 1개의 코어가 2개의 프로세서처럼 동작하도록 명령어를 최대 4개를 입력 받아 처리한다. 이 가변 명령어 구조는 1차와 2차 페이즈로 나뉘어 명령어를 수식할 수 있으며, 이 기능을 통해 분기명령이나 어드레싱 명령을 단일 클럭에 수행할 수 있도록 한다. 이 프로세서는 명령어 수행 시간을 일반적인 SIMD 구조에 비하여 50% 이하로 단축시킬 수 있으며, 최대 2배의 성능향상을 보이고 25%까지 코드 크기를 줄일 수 있다..

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 한국정보과학회논문지:시스템및이론
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• 제26권1호
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• pp.43-52
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• 1999

이 논문은 다른 병렬컴퓨터들의 비교를 통한 예를 이용하여 다음의 3 질문엣 중점을 두었다. (ⅰ) 각각의 다른 효율의 기준들이 다르게 적용되었을 때 어떻게 비교할 수 있는가\ulcorner (ⅱ) 병렬 컴퓨터의 설계에 있어서 연산과 통신 등의 구조적인 균형이 어떻게 컴퓨터의 효능에 영향을 미치게 되는가\ulcorner(ⅲ) 작은수의 빠른 프로세서들을 가진 병렬 컴퓨터와 많은 수의 덜 빠른 프로세서들을 가진 병렬컴퓨터중 어떤 것이 더 나은가\ulcorner 이 논문에서는 병렬컴퓨터 MasPar 16K 프로세서 MP-1과 4K 프로세서 MP-2가 예로써 비교된다. MP-2는 MP-1보다 프로세서의 개수는 적지만, 프로세서의 연산속도는 MP-1 보다 4-5 배 빠르다. 3가지의 다른 잘 알려진 수치 알고리즘들을 이용한 연산, 통신, 메모리 접근 그리고 기타의 오버헤드의 분석을 통하여 위의 질문들이 연구된다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.59-70
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• 2004

SMT(Simultaneous Multi Threading)구조는 여러 개의 독립적인 쓰레드들로부터의 명령어들을 이용하여, 이슈 슬롯을 채울 수 있도록 하는 쓰레드 레벨 병렬 성을 사용함으로서, 결국 프로세서의 성능을 향상시킨다. 독립적인 여러 개의 준비된 쓰레드들을 갖는다는 것은 실행 유닛들이 무용의 상태로 남아 있는 가능성을 줄일 수 있다는 의미이며, 이러한 사항은 결국 프로세서의 효율성을 증가 시키게 된다. SMT 프로세서에서 그러한 이점을 이용하기 위해서는, 이슈 유닛은 서로 다른 쓰레드들로부터의 여러 명령어들 간의 흐름을 제어해서, 그러한 명령어들 사이에서 충돌이 일어나지 않도록 해야 하지만, 이러한 사실로 인해 SMT 프로세서의 이슈 로직은 매우 복잡해지게 된다. 따라서, 본 논문에서 제안된 SMT 구조는 순차적 이슈와 완료 방식을 채택하여, 복잡한 레지스터 리네이밍이나 재순차 버퍼 등을 사용할 필요가 없이 비교적 간단한 스코어보드 어레이만을 사용하는 이슈 구조를 사용할 수 있게 하였다, 그러나, 여전히 SMT용 스코어보드 구조는 일반적인 단일 쓰레드의 범용 프로세서의 경우보다는 훨씬 더 복잡하고 많은 비용이 소요된다. 본 논문은 ARM 기본의 순차적 SMT 아키텍처 상에서의 최적의 스코어보드메커니즘에 대한 구현을 제안한다.

• 한국항행학회논문지
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• 제22권5호
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• pp.429-435
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• 2018

레이다 시스템의 경우, 타겟의 거리와 속도를 추출하기 위해 FFT (fast Fourier transform) 연산이 필수적으로 요구되며, 실시간 구현을 위해 고속으로 동작하는 FFT 프로세서의 설계가 필요하다. 고속 FFT 프로세서를 위한 하드웨어 구조로 완전 셔플 네트워크 (perfect shuffle network) 구조가 적합하며, 특히 초고속 연산을 위해 radix-4 기반의 이중 완전 셔플 네트워크 (twice perfect shuffle network) 구조가 가장 적절하고 볼 수 있다. 더불어, 다양한 속도 해상도를 요구하는 레이다 응용을 고려할 때, FFT 프로세서는 가변길이 FFT 연산을 지원할 필요가 있다. 이에 본 논문에서는 8~1024 포인트의 가변 길이 연산을 지원하는 이중 완전 셔플 네트워크 기반의 FFT 알고리즘을 제안하였으며, 이의 하드웨어 구조 설계 및 구현 결과를 제시한다. 제안된 FFT 프로세서는 HDL (hardware description language)을 활용하여 RTL (register transfer level) 설계가 수행되었으며, $0.65{\mu}m$ CMOS 공정을 활용하여 논리 합성한 결과, 총 3,293K개의 논리 게이트로 구현 가능함을 확인 할 수 있었다.

• 정보처리학회논문지C
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• 제12C권1호
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• pp.11-18
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• 2005

본 논문에서는 기가비트 트래픽에서도 높은 패킷 헤더 수집률(packet header collection ratio)을 보이는 멀티프로세서(multi-processor), 멀티쓰레드(multi-thread)를 채용한 네트워크 프로세서 기반의 패킷 헤더 수집기를 제안한다. 제안 패킷 수집기는 기가비트 트래픽 패킷 헤더를 분리하여 여러 대의 100Mbps MAC 포트로 분산하여 전달할 수 있는 구조를 가지고 있다. 제안된 구조는 고속 트래픽 처리를 위해 독창적인 버퍼관리 기법과 프로세서간 부하 분산 기법을 사용하고 있으며, 풍부한 실험을 퐁해 그 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1553-1557
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• 2004

임베디드 하드웨어 유전자 알고리즘을 위한 실시간 처리 시스템을 설계하였다. 제안된 시스템은 유전자 알고리즘의 기본 모듈인 selection, crossover, 및 mutation과 evaluation을 병행적으로 동작시키기 위해서 이중 프로세서로 구현하였다. 구현된 시스템은 두개의 Xscale 프로세서와 진화 하드웨어가 내장된 FPGA 로 구성되었다. 또한 본 시스템은 유전자 알고리즘의 기본 모듈 수행이 두 개의 프로세서에 자동으로 균등 배분되는 구조를 지니고 있어, 유전자 알고리즘 처리의 효율성을 극대화 할 수 있다. 제안된 임베디드 하드웨어 유전자 알고리즘 처리 시스템은 임베디드 리눅스 운영체제에서 수행되며 진화 하드웨어에서 실시간으로 처리된다. 또한 제안된 이중 프로세서의 각 프로세서 모듈은 동일한 구조로 가지고 있으므로 여러 개의 모듈을 직렬 연결하여 빠른 하드웨어 유전자 알고리즘 실시간 처리에 그대로 사용될 수 있다.