• 한국정보통신학회논문지
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• 제11권10호
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• pp.1858-1865
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• 2007

본 논문에서는 위성통신용 IP 모뎀부를 설계 및 구현하였다. 위성 IP모뎀을 위성 의 전송 대역폭, 통신 효율성 등을 고려하여 0.2%의 오버헤드, $E_b/N_o=6dB$에서 $BER=10^{-5}$, 8KHz의 주파수 보정, 1536Kbps 데이터율, 140MHz의 IF 주파수를 갖도록 설계하였다. 설계된 시스템은 시뮬레이션을 통하여 검증하고 MPC86x 통신 프로세서, TMS320C6416 DSP, FPGA 등으로 모듈구조로 구현하여 개발시간의 단축과 성능개선이 용이한 장점을 갖고있다. IP 연동 및 다중 처리를 위한 임베디드 OS로 리눅스를 이용하여 모뎀의 각 하드웨어 에 대한 디바이스 드라이버를 설계하였다. 개발된 하드웨어는 위성 채널 시뮬레이터로 시험하여 검증하였다. 제안된 IP 모뎀은 휴대형으로 설계 되어 어느 곳에서든지 Internet 통신환경을 제공할 수 있다.

• 융합정보논문지
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• 제9권10호
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• pp.101-107
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• 2019

본 논문은 화력 발전소 및 시멘트 산업에서 필요한 원자재의 운송 수단에 사용되는 컨베이어 시스템에서의 고장을 검출하는 방법을 제안하였다. 산업현장에서 사람이 접근하기가 힘들고 넓은 공간에 시스템이 동작 하는 점을 고려하여 소형 드론을 설계하였고 컨베이어의 이상을 감지하기 위하여 컨베이어에 내장된 모터의 이상 소음을 감지하는 방법을 임베디드 환경으로 설계하여 드론에 장착하는 구조로 제안하였다. 시스템을 임베디드 마이크로프로세서에 적용하기 위하여 제한된 메모리와 수행 시간을 고려한 하드웨어 및 알고리즘을 제안하였으며 주파수 분석을 통해 고장의 경향을 파악하여 알고리즘 화 하였다. 이때 고장 판별 방식은 측정을 통하여 피크주파수를 측정하고 고주파수의 연속성을 감지하는 방식으로 고장에 의한 소음의 높은 주파수를 분석하여 고장진단을 시행할 수 있었다. 제안된 시스템은 실제 화력 발전소에서 취득한 데이터를 바탕으로 실험 환경을 구성하였으며 드론에 설계된 시스템을 탑재하여 가상 환경 실험을 하여 제안된 시스템의 유용성을 확인하였다. 향후에는 드론의 비행 안정성 향상과 고장 주파수에 대한 좀 더 정밀한 방법을 사용하여 판별성능을 향상 시키는 연구가 요구된다.

• 전기전자학회논문지
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• 제23권1호
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• pp.295-301
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• 2019

바이오샘플의 DNA를 대량 증폭할 수 있는 휴대형 실시간 중합효소연쇄반응(Real-time PCR) 기기에서 히터는 PCR 반응 온도를 제어하기 위한 중요한 요소 중의 하나이다. 보통 빠른 히팅을 위해 소형 PCR 칩에 집적화되어 있고, 반도체 공정을 이용하여 박막형태로 제작되어 PCR 칩 제작 단가가 높은 편이다. 따라서 본 연구에서는 값싸고 온도제어를 정확히 할 수 있는 히터로 칩 저항을 사용하는 것을 제안한다. 칩 저항을 사용한 히터는 구조가 단순하고 제작이 쉽다는 장점이 있다. $2.54{\times}2.54cm^2$ 크기의 실시간 PCR 칩 위에 칩 저항을 1개 또는 2개를 사용했을 때 온도분포를 시뮬레이션 하였고, 고른 온도분포를 갖는 PCR 칩을 제작했다. 또한 효율적인 PCR 칩 냉각을 위해 소형 fan이 내장된 하우징을 설계하였고, 3D 프린터로 제작했다. 온도제어는 마이크로프로세서를 이용한 PID제어법(Proportional-Integral-Differential control)을 적용했다. 온도상승비와 하강비는 각각 $18^{\circ}C/s$, $3^{\circ}C/s$이며, 각 PCR 반응 단계의 유지 시간을 30초로 하였을 때, 한 사이클은 약 2.66분이 걸렸고, 35 사이클은 약 93 분 내로 진행할 수 있었다.

• 문화기술의 융합
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• 제5권1호
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• pp.395-399
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• 2019

다양한 병렬 컴퓨팅 시스템을 지원하기 위해서는 LLVM IR을 벡터/행렬을 보다 효과적으로 지원할 수 있도록 확장하는 것과 LLVM IR을 machine code로 바꾸어 주는 부분을 새로운 알고리즘으로 설계하여 구현하면 된다. IR 예제에서 보았듯이 기본적으로 RISC 명령어로 구성되어 있기 때문에 RISC 명령어 생성은 자연스럽게 생성되며, 벡터 또한 현재 지원가능한데 행렬 명령어는 지원되지 못하고 있다. 벡터/행렬을 보다 강력하게 지원하기 위한 새로운 IR 구조, 명령어 생성 알고리즘 및 관련 부분의 확장이 필요하다. 이를 위해 LLVM IR의 각 명령어를 (벡터/행렬을 위한) target architecture의 적당한 명령어로 mapping을 해주는 부분 (instruction selection 알고리즘)이 중요하다. LLVM IR 명령어의 의미를 파악하고, target architecture의 각 명령어 의미와 syntax를 비교하여, 패턴이 일치하는 명령어를 선택하여 mapping을 효율적으로 해줘야 한다.

• 한국정보통신학회논문지
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• 제24권6호
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• pp.736-743
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• 2020

모듈러 곱셈은 타원곡선 암호 (elliptic curve cryptography; ECC), RSA 등의 공개키 암호에서 중요하게 사용되는 산술연산 중 하나이며, 모듈러 곱셈기의 성능은 공개키 암호 하드웨어의 성능에 큰 영향을 미치는 핵심 요소가 된다. 본 논문에서는 워드기반 몽고메리 모듈러 곱셈 알고리듬의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 모듈러 곱셈기는 SEC2 ECC 표준에 정의된 소수체 GF(p)와 이진체 GF(2k) 상의 11가지 필드 크기를 지원하여 타원곡선 암호 프로세서의 경량 하드웨어 구현에 적합하도록 설계되었다. 제안된 곱셈기 구조는 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 파이프라인 방식으로 처리하며, 곱셈 연산에 소요되는 클록 사이클 수를 약 50% 줄였다. 설계된 모듈러 곱셈기를 FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 65-nm CMOS 표준셀로 합성한 결과 33,635개의 등가 게이트로 구현되었고, 최대 동작 클록 주파수는 147 MHz로 추정되었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 춘계학술발표대회
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• pp.113-116
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• 2011

최근 IT 기술의 급격한 발전으로 개인정보, 환경 등 다양한 정보를 수시로 수집 및 관리하면서 사용자가 원할시 즉각적인 정보서비스를 제공하고 있다. 그러나 유 무선상의 데이터 전송은 정보의 도청, 메시지의 위 변조 및 재사용, DoS(Denial of Service)등 외부의 공격으로부터 쉽게 노출된다. 이러한 외부 공격은 개인 프라이버시를 포함한 정보서비스 시스템 전반에 치명적인 손실을 야기 시킬 수 있기 때문에 정보보호 시스템의 필요성은 갈수록 그 중요성이 부각되고 있다. 현재까지 정보보호 시스템은 소프트웨어(S/W), 하드웨어(ASIC), FPGA(Field Progr- ammable Array) 디바이스를 이용하여 구현되었으며, 각각의 구현방법은 여러 가지 문제점이 있으며 그에 따른 해결방법이 제시되고 있다. 본 논문에서는 다양한 환경에서의 정보보호 서비스를 제공하기 위한 재구성형 SoC 구조를 제안한다. 제안된 SoC는 비밀키 암호알고리즘(AES), 암호학적 해쉬(SHA-256), 공개키 암호알고리즘(ECC)을 수행 할 수 있으며, 마스터 콘트롤러에 의해 제어된다. 또한 정보보호 시스템이 요구하는 다양한 제약조건(속도, 면적, 안전성, 유연성)을 만족하기 위해 S/W, ASIC, FPGA 디바이스의 모든 장점을 최대한 활용하였으며, MCU와의 효율적인 통신을 위한 I/O 인터페이스를 제안한다. 따라서 제안된 정보보호 시스템은 기존의 시스템보다 다양한 정보보호 알고리즘을 지원할 뿐만 아니라 속도 및 면적에 있어 상충 관계를 개선하였기 때문에 저비용 응용뿐만 아니라 고속 통신 장비 시스템에도 적용이 가능하다.

• 정보보호학회논문지
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• 제33권3호
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• pp.391-399
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• 2023

본 논문에서는 경량 블록 암호인 PIPO-64/128, 256에 대해 T-table을 사용한 구현을 최초로 제시한다. 제안 방법은 최초 16개의 T-table을 요구하지만, 필요한 두 종류의 T-table이 순환 구조임을 보이고 T-table 개수를 줄여 구현하는 변형 방법을 추가로 제시한다. 제안 방법들의 T-table 수(코드 크기)-속도간 상충관계 분석을 위해 각각 변형 구현물을 Intel Core i7-9700K 프로세서 환경에서 평가한다. 평가를 통해 획득한 속도 최적화 구현은 TLU(Table-Look-Up) 레퍼런스 구현에 비해 PIPO-64/128, 256에서 각각 11.33, 9.31배, 비트 슬라이스(Bit Slice) 레퍼런스 구현에 비해 각각 3.31, 2.76배 향상된 속도를 갖는다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.19-28
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• 2005

본 논문에서는 리프팅 스킴의 2차원 고속 웨이블릿 변환에서 2차원 처리 속도를 향상시키고, 내부 메모리 사이즈를 감소시키는 병렬 처리 하드웨어 구조를 제안한다. 기존의 리프팅 스킴을 이용한 병력 처리 2차원 웨이블릿 변환 구조는 행 방향의 예측, 보상 연산 모듈과 열 방향의 예측 보상 연산 모듈로 구성되며, 2차원 웨이블릿에서 역 방향 변환을 위해서는 행 방향의 결과가 나와야 하고, 열 방향 연산을 위한 데이터가 연속적으로 발생하는 것이 아니라 행 방향의 샘플 데이터 수만큼의 시차를 갖고 발생함으로 내부 버퍼를 사용하고 있다. 이에 제안하는 구조에서는 행 방향 연간에 있어서 짝수 행과 홀수 행을 동시에 할 수 있도록 하드웨어 구조와 데이터 흐름을 구성하여 속도를 향상시키고, 열 방향 연산의 시작 지연 시간을 단축 시켰다. 그리고, 행 방향 처리 결과를 버퍼에 저장하지 않고 열 방향 연산의 입력으로 사용할 수 있도록 열 방향 처리 모듈을 개선하였다. 제안하는 구조는 입력 데이터를 4개의 분한 셋으로 분할하여 기존의 2개의 입력 데이터를 동시에 처리하는 방식에서 4개의 입력 데이터를 동시에 받아 처리 할 수 있도록 데이터의 흐름과 각 모듈의 연산 제어를 구성하였다. 그 결과 행 방향연산 속도를 향상시키고, 열 방향 연산 수행의 지연을 줄여 내부 버퍼 메모리를 절반으로 줄일 수 있었다. 제안하는 데이터흐름과 하드웨어 구조를 이용하여 VHDL을 이용하여 설계한 결과 기존의 $N^2/2+\alpha$의 전체 처리 시간을 $N^2/4+\beta$로 줄이는 결과를 얻었고, 내부 메모리 역시 기존의 방법에 비해 최대 $50\%$까지 줄이는 결과를 얻을 수 있었다.이 길었다. D, F 2개 시험구의 부화된 계통수는 각 48계통, 29계통으로 전체 조사계통의 15.6%, 9.4%를 차지하였다. D, F시험구의 평균부화비율은 각 54.5%, 71.6%였으며 평균사란비율은 각 33.0%, 25.0%였다 이상의 시험 결과를 보면 D, F 두 시험구 모두 최청사란비율이 일반계통보다 높게 나타나 월년잠종의 2년간 냉장보존을 위해서는 최청사란비율에 직접적으로 작용하는 최청 조건의 재검토가 우선적으로 필요함을 알 수 있었다.L)보다 높았다. 특히, 0.5 mM의 salicylic acid를 처리한 경우는 control에 비해 1.74배로 증가하였다. Methyl jasmonate 100 mM을 배양 6일째 첨가했을 때의 세포생장 변화를 보면, 첨가 후 2일이 지나면서부터 세포의 양이 크게 감소하기 시작하여 첨가 4일 후부터는 변화가 없었다. 따라서 methyl jasmonate를 처리 후 4일이 지나면 세포가 모두 죽는다는 것을 알 수 있었다. Methyl jasmonate 100 mM을 첨가한 후 4일째에 수확한 세포로부터 나온 oleanolic acid의 앙은 5.3 mg/L로 매우 적었다. 반면에 첨가 후 2일째에 수확한 세포로부터 나온 양은 94.1 mg/L로 control (43.4 mg/L)에 비해 2.17배로 증가되었다.재래시장과 백화점에서 시판되고 있는 계란 총 446개에 대해서도 동일한 절차와 방법으로 조사하였던바, 재래시장에서 구입했던 계란의 난각부분(Egg-shell)에서만 가금티푸스(fowl Typhoid)의 병원체인 S. gallinarum이 1주$(0.2\%)$만이 분리되었고, 기타 세균으로서는 대장균군이 역시 난각에서 가장 높은 빈도로 분리되었고,

• 한국통신학회논문지
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• 제32권2A호
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• pp.188-194
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• 2007

디지털 컨버전스가 이루어지면서 무선기기들 간의 호환성은 단말기의 중요한 특성이 되었고, SDR은 가장 필요한 기술이고 표준이다. 하지만 통신 프로토콜이 다른 무선 환경에서 호환성을 갖는 단말기를 하드웨어만을 이용한 ASIC이나 SoC로 만들기는 어려운 실정이다. 그래서 본 논문은 여러 통신 프로토콜을 가속화 시킬 수 있는 코프로세서의 구조를 제안하였다. 메인 프로세서와 쉽게 연동이 되고, 네트워크의 PHY 레이어에 특화된 코프로세서가 바로 그것이다. 통신 시스템에서 가장 많이 사용하는 변조 방식인 OFDM과 CDM을 사용하는 무선 랜 표준 IEEE802.11a와 IEEE802.11b를 모델링한 C 프로그램을 ARM cross 컴파일러를 이용해 컴파일 하였고, Simplescalar-Arm 버전을 이용해 시뮬레이션 및 프로파일을 수행하였다. 프로파일 결과 비터비 연산과 부동 소수점 복소수 연산이 가장 많은 연산을 차지하였다. 프로파일 결과를 바탕으로 비터비 연산과 부동 소수점 복소수 연산을 가속화 할 수 있는 코프로세서를 제안하여 명령어를 추가했으며, 추가된 명령어는 Simplescalar-Arm 버전을 이용해 시뮬레이션 하였다. 시뮬레이션 결과 ARM 코어 하나만 사용 했을 때보다 비터비 연산은 약 4.5배, 부동 소수점 복소수 연산은 약 2배의 성능 향상을 보였다. IEEE802.11a에서는 일반 ARM 코어보다 약 3배의 성능 향상을 보였고, IEEE802.11b에서는 약 1.5배의 성능 향상의 보였다.

• 전자공학회논문지CI
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• 제48권3호
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• pp.54-68
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• 2011

조건 분기 명령어의 예측 정확도가 매우 높아짐에 따라 상대적으로 무조건 분기 명령어의 예측이 중요해지고 있다. 그 중 RAS(Return Address Stack)를 사용하는 함수 복귀 예측은 이론적으로 오버플로가 발생하지 않는 한도 내에서 100%의 정확도를 보여야 한다. 하지만 투기적 실행을 지원하는 현대 마이크로프로세서 환경 하에서는 잘못된 실행 경로로의 수행 결과를 무효화 할 때 RAS의 오염이 발생하며, 이는 함수 복귀 주소의 예측 실패로 이어진다. 본 논문에서는 이러한 RAS의 오염을 방지하기 위하여 RAS 재명명 기법을 제안한다. RAS 재명명 기법은 RAS의 스택을 소프트 스택과 하드 스택으로 나누어 투기적 실행에 의한 데이터의 변경을 복구할 수 있는 소프트 스택에서 투기적 실행에 의한 데이터를 관리하고, 소프트 스택의 크기 제한으로 겹쳐쓰기가 일어나는 데이터 중 이후에 사용될 데이터를 하드 스택으로 옮기는 구조로 구성된다. 또한 이러한 구조의 문제점을 파악하여, 본 논문에서는 RAS 재명명 기법의 추가적 개선법을 소개한다. 제안된 기법을 모의실험 한 결과, RAS 오염 방지 기법이 적용되지 않은 시스템과 비교하여 함수 복귀 예측 실패를 약 1/90로 감소시켰으며, 최대 6.95%의 IPC 향상을 가져왔다. 또한 기존의 RAS 오염 방지 기법이 적용된 시스템과 비교하여 함수 복귀 예측 실패를 약 1/9로 감소 시켰다.