• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.340-342
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• 2003

인터넷의 급격한 성장으로 요구되는 고속의 데이터 처리 능력과 시장의 급격한 변화에 빠르게 대응하기 위하여 기존의 범용 프로세서를 사용한 방법과 주문형 반도체를 이용한 네트워크 라우터/스위치 시스템의 단점을 보완하고, 두 방식의 장점만을 취합한 네트워크 프로세서가 개발되었다. 네트워크 프로세서는 네트워크 관련 기능에 특화된 구조를 채택하면서 프로그램이 가능하여 고속의 데이터 처리와 동시에 다양한 응용 프로그램의 개발을 가능하게 한다. 본 논문에서는 인텔사의 IXP1200 네트워크 프로세서를 이용하여 IPv4 라우터를 구현하여 네트워크 프로세서가 가지는 특징을 평가해 본다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.700-702
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• 1998

자바(Java)의 수행 성능을 향상시키기 위한 방법으로 자바 프로세서가 제안되었다. 그러나 현재의 자바 프로세서는 자바 가상 머신(Java Virtual Macjine)의 구조만을 고려한 것이다. 본 논문에서는 기존 자바 프로세서의 성능을 향상시키는 자바 프로그래밍에서 사용되는 다중스레드를 직접 지원하는 새로운 자바 프로세서인 동시 다중스레드 자바 칩(Simultaneous Multithreaded Java Chip SMTJC)을 제안한다. SMTJC은 두 개의 독립적인 스레드를 동시에 수행함으로써, 자바 프로그램에서의 명령어 수준 병렬성(Instruction level parallelism)을 향상시킨다. 다중스레드 수행을 위해 새로운 스택 캐쉬의 구조 및 운영 방법을 사용한다. JavaSim을 통한 시뮬레이션은 SMTJC 이 기존 자바 프로세서에 비해 이중 스택 캐쉬와 추가적 처리 유닛들로 인해 1.28~2.00의 전체적 수행 성능이 향상됨을 보여준다. 본 연구는 하드웨어와 소프트웨어의 상호 보안적인 기술적 경향을 배경으로 자바의 언어적 특성을 고려한 프로세서를 설계, 지원함으로써 자바 프로세서의 성능 향상을 도모하고 있다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2008.06a
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• pp.25-31
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• 2008

본논문에서는이동형통신시스템의프로세서에대한최소전력소모를위한주파수선택알고리즘을제안하였다. 제안한 방법은 클럭 게이팅 방법을 이용하여 저전력 프로세서를 설계한다. 클럭 게이팅 방법은 내장된 클럭 블록을 이용하여 주 클럭을 제어함으로서 전력 낭비를 개선시킨다. 설계 방법은 프로세서에 대해 동적 전력을 고려하여 소모 전력을 비교하고, 설계된 프로세서에 대해 에너지 이득과 소모를 고려하여 주파수를 결정한다. 또한, 슬랙시간을 이용하여 프로세서의 속도를 낮추어 소모 전력을 감소시킨다. 이러한 기술은 클럭 게이팅 방법과 에너지, 슬랙 시간을 이용하여 이동형 시스템의사용 시간이 개선하였다. 실험결과 제안한 알고리즘은 알고리즘을 적용하지 않은 이동형 시스템의 프로세서에 비해 평균 전력이 4% 감소되었다.

• Bulletin of the Korean Space Science Society
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• 2009.10a
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• pp.46.1-46.1
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• 2009

현재 개발 중인 탑재컴퓨터의 메인 프로세서는 MCMERC32SC를 사용하고 있으며, 탑재소프트웨어를 개발하기 위하여 Gaisler Reserach사에서 개발된 소프트웨어 기반의 TSIM-ERC32 에뮬레이터를 이용하여 실시간 위성 시뮬레이터를 개발되어 탑재소프트웨어 개발 및 검증에 사용하였다. 차세대 저궤도 위성 탑재 컴퓨터의 메인 프로세서는 현재 LEON2/3이 사용되고 있으며, LEON2/3 프로세서를 모사해주는 소프트웨어 기반의 에뮬레이터의 경우 LEON2/3의 높은 성능 때문에 실시간 성능을 만족시키지 못하는 문제를 가지고 있다. 현재 ESA에서는 이 문제를 해결하기 위하여 하드웨어 기반의 프로세서 에뮬레이터를 개발/사용하고 있으며, 또 다른 방식으로 기존 프로세서 에뮬레이터가 interpretation방식을 사용한 반면 dynamic translation방식의 에뮬레이터를 개발하여 5~10배 이상의 성능 향상을 통해 실시간 성능을 만족시키고 있다. 이 논문에서는 현재 사용 중인 ERC32 프로세서를 dynamic translation emulation 기법을 사용하여 프로세서 에뮬레이터 개발 방법과 현재 상황에 대해서 설명하며, 추후 LEON2/3를 위한 에뮬레이터 개발의 가능성에 대해서 설명한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.213-215
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• 2000

디지털 신호처리 알고리즘의 구현은 속도나 메모리의 사용측면에서 고정 소수점 구현이 필요하다. 특히, 정수형 연산 프로세서에서는 소프트웨어에 의한 부동 소수점보다는 고정 소수점 구현이 훨씬 성능이 뛰어나다. 디지털 신호처리 알고리즘의 복잡함과 일반 프로세서의 처리능력의 부족으로 이제까지는 신호처리 알고리즘의 실시간 구현을 위하여 대개 전용 프로세서나 디지털 신호처리를 위한 전용 명령어가 하드웨어적으로 구현되어 있는 프로세서를 사용하여 왔다. 하지만 현재 범용 프로세서의 주파수 속도가 빨라짐에 따라 복잡한 디지털 신호처리 알고리즘을 실시간에 처리할 수 있게 되었다. 하지만 정수형 연산 프로세서에서의 부동 소수점 연산은 프로세서에서 실시간 처리에 많은 어려움을 주게 된다. 본 연구에서는 데이터 타입이 고정된 범용 정수형 연산 프로세서(ARM RISC 32bit CPU)를 가지고 부동 소수점 연산 알고리즘을 고정 소수점 연산형으로 바꾸어서 속도측면과 메모리 측면의 성능을 비교해 보았다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.05a
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• pp.451-454
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• 2003

슈퍼스칼라 프로세서는 이슈대역폭에 비해 실제로 처리되는 명령어의 개수는 상대적으로 적다. 본 논문에서는 슈퍼스칼라 프로세서의 성능을 높이기 위해, 연산처리기 개수에 따른 슈퍼스칼라 프로세서의 성능을 측정하고, 연산처리기의 활용도를 측정하였다. 실험을 위해 연산처리기 개수는 각각 1개, 2개, 4개로 하였고, 목적프로세서는 4개의 명령어를 동시에 이슈하고 실행할 수 있는 슈퍼스칼라 프로세서를 대상으로 실험하였다. 또한 연산처리기의 활용도를 분석하기 위해 시뮬레이터를 구현하여 명령어가 실행될 때, 실제 처리된 명령어의 개수를 측정하여 연산처리기의 활용도를 측정하였다. 이를 통해 슈퍼스칼라 프로세서에서 명령어를 실행할 때 필요한 연산처리기의 개수를 결정할 수 있었다. 실험 결과 4-way 슈퍼 스칼라 프로세서에서 명령어 실행에 필요한 연산처리기의 개수는 2개가 적당함을 확인할 수 있었다.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.1
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• pp.33-42
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• 1999

지금까지의 bitonic sorting 에 대한 연구는 N 개의 key를 정렬하기 위해서는 N/2(or N)개의 프로세서가 필요하였다. 여기서는 프로세서의 수가 정렬하고자 하는 key 수에 독립적이고 또한 N/2개 이하인 경우를 고려하였다. 따라서 본 연구에서는 공유 메모리 병렬 컴퓨터 환경에서 N 개의 Key를 고정도니 수의 프로세서를 사용하여 O(log2N) 시간에 정렬 할 수 있는 두 종류의 범용 bitonic sorting 알고리즘을 구현하였다. 첫째로, VITURAL-GPBS 알고리즘은 하나의 프로세서를 사용하여 여러 개의 프로세서가 하는 역할을 모방하므로써 정렬을 수행하도록 하였다. 둘째로, VIRTUAL-GPBS 알고리즘보다 좀 더 효율적이고 빠른 FAST-GPBS 알고리즘을 소개하였다. 두 알고리즘의 주요 차이점은 FAST-GPBS 알고리즘에서는 각각의 프로세서에 배정된 여러 개의 key를 각 프로세서 내에서 가장 빠른 순차 정렬 알고리즘을 사용하면서 먼저 지역적으로 정렬을 함으로써 VIRTUAL-GPBS 보다 효율이 50% 이상 향상된 정렬을 수행할 수 있도록 하였다. FAST-GPBS 알고리즘은 compare-exchange 대신 merge-split 작업을 함으로써 컴퓨터의 사용 효율을 향상시킬 수 있다.

• 정보화사회
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• s.181
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• pp.52-55
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• 2006

메이저 반도체 업체들이 전략적으로 출시한 모바일용 프로세서가 하반기 반도체 시장을 달굴 것으로 전망된다. 이 중 일부 프로세서는 이미 출시돼 고객들이 단말기 디자인을 진행 중이며, 일부 프로세서는 하반기 출시를 목표로 하고 있다. 이들의 공통적인 특징은 클럭 스피드가 높은 수준으로 지원된다는 것.

• Journal of the KSME
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• v.25 no.2
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• pp.137-140
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• 1985

이글에서는 마이크로프로세서의 원리와 응용에 관하여 다음의 사항을 중심으로 알아보았다. 1. 마이크로프로세서의 작동원리 - 인텔 8086, 기타 마이크로 프로세서의 작동 (1) 인터럽트(Interrupt) (2) 대기(wait) (3) DMA(Direct Memory Access)

• 전기의세계
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• v.31 no.4
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• pp.249-255
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• 1982

전기자동차의 마이크로 프로세서 제어시스템은 마이크로 프로세서가 엔진 피이드백제어, 순차제어, 연료계량, 축전지충전 및 일정한 기능진단의 역할을 한다는 것을 기술하였다. 이 마이크로 프로세서제어가 되는 운전 시스템은 연구실과 옥외주행시험을 통해서 그 우수한 성능이 확인되었다.