• 전기전자학회논문지
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• 제4권2호
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• pp.202-211
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• 2000

회로 시뮬레이터인 SPICE를 이용하여 1.9GHz 대역의 CMOS up-conversion 믹서를 설계하였고, 회로 설계를 위한 시뮬레이션 과정을 소자 모델링을 포함하여 상세히 설명하였다. $0.5{\mu}m$ 표준 CMOS 공정을 이용하여 칩을 제작한 결과, 제작된 칩의 특성과 초기 시뮬레이션에 의해 예상되는 특성 사이에 큰 차이점이 발견되어 이에 대한 원인 분석을 시도하였다. 발견된 문제점들을 고려한 경우의 시뮬레이션을 통해 시도한 시뮬레이션 방법의 타당성을 증명하였고, 이러한 문제점들을 보완할 경우 사용한 표준 CMOS 공정으로도 GaAs MESFET 공정을 사용한 유사 칩의 특성에 근접하는 칩 특성의 구현이 가능함을 보였다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.89-94
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• 2007

다양한 표준에서 사용이 가능한 송신기를 구성하기 위해서는 이에 적합한 송신기의 구조와 부품의 개발이 반드시 필요하다. 본 논문에서는 다양한 표준에서 사용이 가능한 전력 증폭기를 CMOS 0.25 um 공정을 사용하여 구현하였다. 설계된 전력 증폭기는 중간단의 정합을 바꿈으로써 0.9, 1.2, 1.75, 1.85 GHz의 주파수에서 동작하고, bonding wire를 활용하였을 때 2.4 GHz에서 동작한다. 중간단의 정합회로는 2개의 인덕터를 4개의 스위치가 제어하도록 구성되어 있다. 제안된 전력 증폭기는 낮은 전력을 요구하는 ZigBee나 Bluetooth 표준에서는 전력증폭기로 사용될 수 있고, 높은 전력을 요구하는 CDMA 표준에서는 구동증폭기로 사용이 가능하다. 설계된 전력 증폭기는 0.9 GHz에서 18.2 dB의 이득, 10.3 dBm의 출력 전력 특성을 보였으며, 1.75 GHz와 2.4 GHz에서는 10.3 dB, 18.1 dB의 이득, 5.2 dBm, 10 dBm의 출력 전력 특성을 나타내었다.

• 한국항행학회논문지
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• 제7권2호
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• pp.206-210
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• 2003

본 논문에서는 최신의 미세공정인 0.18um CMOS 공정을 이용한 표준 셀 라이브러리를 설계하고, 이를 P&R(Placement and Routing) CAD 툴에 사용할 수 있도록 포팅한다. 제작결과를 검증하기 위하여 간단한 테스트칩을 제작하였으며 설계에 사용된 표준 셀 라이브러리는 0.18um 아남반도체의 공정이다. 이러한 설계 및 제작과정을 통하여 최신의 미세공정을 이용하여 디지털 시스템의 자동설계가 가능함을 확인하였다.

• 한국전자파학회논문지
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• 제18권5호
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• pp.530-538
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• 2007

본 논문에서는 표준 디지털 0.18 ${\mu}m$ CMOS 공정을 기반으로 하는 RF 집적회로 설계를 위해 인덕터 라이브러리를 개발하였다. 개발된 인덕터 라이브러리에는 일반적인 표준(standard) 구조의 인덕터를 비롯하여, PGS(Patterned Ground Shield)를 적용하여 Q 지수를 향상시킨 인덕터, 금속선의 직렬 저항을 줄임으로써 Q 지수를 향상시킨 다층금속선(multilayer) 인덕터, 같은 면적에서 높은 인덕턴스 구현에 유리한 적층형(stacked) 인덕터 등을 포함한다. 본 논문에서는 각 인덕터 구조에 대하여 측정 결과와 3차원 전자기파 시뮬레이션 결과를 바탕으로 한 특성 해석 및 비교 분석을 하였고, 각 구조에 대한 등가회로 모델 확립 및 추출 과정도 연구하였다. 본 연구의 결과를 바탕으로 여러 설계 요구 사항을 만족시키는 최적의 인덕터 설계가 가능해졌으며 표준 CMOS 공정을 이용하는 저가의 RF 집적회로 개발이 가능해진다.

• 전자공학회논문지
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• 제52권5호
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• pp.58-65
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• 2015

본 논문에서는 신경 관련 인공 전자기기를 위한 신경 자극 집적회로를 $0.18-{\mu}m$ 표준 CMOS 반도체 공정을 이용하여 설계하였다. 제안 된 신경 자극 회로는 12.8-V 전원을 사용하면서 $10-k{\Omega}$의 부하에 최대 1 mA의 전류까지 전달이 가능하다. 표준 CMOS 공정 기술로 구현을 위해서 저전압 트랜지스터만을 이용하여 설계를 하였고, 고전압에서의 안정적인 동작을 위하여 트랜지스터 스태킹 기술을 적용하였다. 또한, 신경 자극 동작 후 전하 잔여량이 남아 있지 않도록 active charge balancing회로를 포함하였다. 제안 된 단일 채널 자극 집적회로의 경우 디지털-아날로그 변환기, 전류 출력 드라이버, 레벨 시프터, 디지털 제어 부분, 그리고 active charge balancing 회로까지 모두 포함하여 전체 칩 레이아웃 면적은 $0.13mm^2$을 차지하며, 다중 채널 방식의 신경 자극 기능의 체내 이식용 인공 전자기기 시스템에 적용을 하는데 적합하다.

• 대한전자공학회논문지TC
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• 제44권3호
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• pp.78-84
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• 2007

WCDMA, WiBro, 그리고 802.11a/b/g 등의 여러 표준에 사용가능한 직접 변환 주파수 변환기를 0.18 um CMOS 공정을 이용하여 설계 하였다. 여러 표준을 수용하기 위한 방법으로 스위칭이 가능한 인덕터를 매칭의 방법으로 사용하여 칩의 크기를 줄일 수 있었다. 매칭 네트워크 안에서 스위치 트랜지스터를 켜고 끔에 따라 주파수 변환기의 동작주파수가 결정된다. 이 때, 스위치의 기생성분들이 주파수 변환기의 성능과 동작 주파수 선택에 큰 영향을 미치기 때문에 기생성분의 영향을 최소화하는 스위치 너비로 매칭회로를 구성했다. 제안된 주파수 변환기는 $2.1\sim2.5GHz$ 대역과 $5.1\sim5.9GHz$ 대역 모두에서 -13 dB 이내의 입력 반사 손실을 얻었으며 목표 표준에서 요구하는 성능을 모두 만족시키도록 설계되었다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.125-129
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• 2008

본 논문에서는 Q값(Q-factor)을 증가시킬 수 있는 저전압 능동(active) CMOS 인덕터를 제안하고 설계하였다. Q값을 증가시키기 위한 방법으로 저전압 능동 CMOS 인덕터에 피드백 저항을 삽입하여 등가적인 인덕턴스와 Q값을 증가시켰다. 저전압 능동 CMOS 인덕터는 0.18um 표준 CMOS 공정으로 설계하였으며 모의실험은 애질런트사의 ADS 시뮬레이터를 이용하였다. 모의 실험결과 설계된 피드백 저항을 삽입한 저전압 능동 CMOS 인덕터는 4GHz에서 1.5nH의 인덕턴스와 최대 3000이상의 Q값을 가졌고 소비전력은 5.4mW였다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.9-14
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• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 센서학회지
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• 제3권3호
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• pp.16-21
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• 1994

표준 CMOS공정으로 제작되며 게이트 콘트롤을 가지는 3단자형의 pin type 수광센서를 제안하고 이를 CMOS회로와 집적하여 제작하였다. $100{\mu}m{\times}120{\mu}m$ 크기로 제작된 수광센서의 암전류(Dark current)는 -5V에서 1nA이하, 정전용랑은 0.75pF, 항복전압(Breakdown voltage)은 -l4V이상의 특성을 보였다. 응답도는 $0.805{\mu}m$의 파장에서 0.19A/W(양자효율 30%), $0.633{\mu}m$에서는 0.25A/W(양자효율 50%)였으며 게이트에 전압을 가하면 응답도가 증가하였다. 이 수광센서를 CMOS 디지탈 인버터와 집적했을때 $22k{\Omega}$의 전달이득(Transimpedance)을 가지며 $90{\mu}A$의 광전류로 별도의 증폭단없이 인버터를 스위칭시켰다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.455-456
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• 2008

New CMOS ROM cell is reported in this paper, distinguished from conventional ones in that it can be re-programmed by multi-times. It uses the comparator offset as the physical storage quantity and the MOSFET FN stress effect for offset programming. It demands very low offset for read, and works well in very low voltage. It can become a promising ROM solution for various SoC systems.