• Journal of the Microelectronics and Packaging Society
• /
• v.17 no.4
• /
• pp.1-9
• /
• 2010

Three-dimensional (3-D) integration is an emerging technology, which vertically stacks and interconnects multiple materials, technologies, and functional components such as processor, memory, sensors, logic, analog, and power ICs into one stacked chip to form highly integrated micro-nano systems. Since CMOS device scaling has stalled, 3D integration technology allows extending Moore's law to ever high density, higher functionality, higher performance, and more diversed materials and devices to be integrated with lower cost. The potential benefits of 3D integration can vary depending on approach; increased multifunctionality, increased performance, increased data bandwidth, reduced power, small form factor, reduced packaging volume, increased yield and reliability, flexible heterogeneous integration, and reduced overall costs. It is expected that the semiconductor industry's paradiam will be shift to a new industry-fusing technology era that will offer tremendous global opportunities for expanded use of 3D based technologies in highly integrated systems. Anticipated applications start with memory, handheld devices, and high-performance computers and extend to high-density multifunctional heterogeneous integration of IT-NT-BT systems. This paper attempts to introduce new 3D integration technologies of the chip self-assembling stacking and 3D heterogeneous opto-electronics integration for realizng the super-chip.

• Journal of the Korean Society for Precision Engineering
• /
• v.26 no.7
• /
• pp.112-119
• /
• 2009

The purpose of this study is to evaluate the evaluation of process yield performed by using Sn & Cu treatment on the surface to optimize process condition for Lead-free solder application. The materials which are used for the New Surface Treatment study are Semi-Dulling plating for high speed Sn/Cu alloy of Soft Alloy GTC-33 Pb free known as "UEMURA Method" and plating substrate is alloy 42.Especially in lead-free plating process, it is important to control plating thickness and Copper composition than Sn/Pb plating. Evaluated and controlled plating thickness $12{\pm}3um$, Copper composition $2{\pm}1%$, plating particle and visual inspection. The optimization of these parameters and condition makes it makes possible to apply Sn/Cu Lead-free solder from Sn/Pb alloy.

• Journal of the Korean Society for Precision Engineering
• /
• v.23 no.5 s.182
• /
• pp.177-183
• /
• 2006

A tape feeder is an important feeding device to supply micro-chips such as 1005 and 0603 components to PCB in SMT process. Traditionally, tape feeding methods using sprocket wheel mechanism has been used for the pickup system of chip-mounters. However, there is growing needs for new feeding mechanism with high accuracy and confidence as electric components are getting much smaller. Thus, recently, a tape feeder using cam-slider mechanism is developed to meet such requirements. The major advantages of developed system are; significantly reduced indexing and backlash errors, slim and compact design, and improved repetitive capacity compared to existing system. In this paper, the performance evaluation criteria for the developed tape feeder are suggested. Stability against induced vibration, positioning accuracy, cycle time, durability and supply error rate are estimated using developed self testers. As a result, the excellence of developed tape feeding mechanism is validated using the effective rating methods.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2012.08a
• /
• pp.310-310
• /
• 2012

최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화 요구에 대응하기 위하여 저항(resistor), 커패시터(capacitor), IC (integrated circuit) 등의 수동소자를 개별 칩(discrete chip) 형태로 형성하여 기판의 표면에 실장하는 기술이 일반화되고 있다. 그러나, 수동 소자의 내장 기술은 기판의 패턴 밀도의 급격한 향상과 더불어 수동소자의 내장 공간도 협소해지는 문제점이 있다. 상기의 문제점을 해결하기 위해 개별 칩 형태의 내장형 저항체를 박막 형태의 내장 저항체를 구현하는 기술의 개발이 최근 주목을 받고 있다. 박막 저항체는 기존의 권선저항 및 후막저항과 비교하여 정밀한 온도저항계수를 가지며 이동통신에 적용시 고주파 영역(GHz)에서의 안정성과 주파수 특성이 좋다는 장점들을 가지고 있다. 박막 저항 물질로는 높은 경도와 우수한 열적 안정성을 가지고 있는 TaN (tantalum nitride)이 주로 사용되고 있다. 일반적으로, TaN 박막은 스퍼터링을 사용하며 제조되며 TaN 박막의 성질은 탄탈륨과 질소의 화학정량비, 박막의 결함 정도, 또는 공정압력 및 증착 온도, 플라즈마 파워 등과 같은 공정조건 등의 변화에 민감하게 변화하므로, TaN 박막의 다양한 연구가 더 필요한 실정이다. 본 연구에서는 반응성 마크네트론 스퍼터링을 사용하여 TaN 박막을 Si 기판 위에 증착하였고 TaN 박막의 원하는 특성을 제어할 수 있도록 질소 분압과 total gas volume을 조절하여 공정을 최적화하는 연구를 진행하였다. 또한 tensile pull-off 방법을 이용하여 TaN 박막의 부착강도를 평가하였고, 온도 사이클 및 고온고습 환경에 노출된 TaN 박막들의 열화 특성들에 대하여 연구하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2008.06a
• /
• pp.38-38
• /
• 2008

무선 통신에 사용되는 기판에서 passive device는 대부분 기판 위에 개별적으로 표면 실장 되고 있으며 전체 기판면적에 80% 정도를 차지하고 있다. 따라서 기판의 소형화, 경량화를 위하여 많은 면적을 차지하는 수동소자들을 다층인쇄회로기판(multi-layer circuit board)에 내장하는 내장형 수동소자(embedded passive device) 기술이 연구되고 있다. 본 연구원에서 개발한 복합재료는 무기물 충전제 $SrTiO_3$를 사용하였으며, 열가소성 수지로는 cyclo-olefin-polymer계열의 수지를 바탕으로 제작 하였고, 유전율7~7.5이고 유전손실은 0.0045이다. 또한 $SrTiO_3$/유기물 복합재료는 공정온도가 낮고 경제적인 유기물에 높은 유전상수를 갖는 무기물이 분산되어 있는 형태이며, 우수한 유전 특성, 화학적 안정성, 저온 제조공정, 제조단가의 감소, 패키징 크기의 감소 등의 장점을 갖는다. 개발된 재료를 기반으로 Multi-layer 구조를 이용한 다양한 용량대의 capacitor를 구현 하였으며, spiral inductor 와 내장형 spiral inductor를 구현하여 다양한 용량대의 inductor를 구현 하였다. 그리고 각각의 구조에 따른 inductance와 Q factor를 분석 하였으며, Q factor가 100이상인 high Q inductor도 구현하였다. 이렇게 구현된 내장형 수동소자는 기판의 크기의 감소와 제조 단가의 절감, 최소 크기의 기판을 구현하는데 응용이 가능 할 것으로 예상 된다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2008.06a
• /
• pp.345-345
• /
• 2008

최근 전자 소자의 고주파화, 소형화에 대한 요구가 증대 되면서 많은 소자들을 하나의 시스템에 3차원적으로 실장시키는 SOP (System-on-Package)가 새로운 대안으로 떠오르고 있으며 SOP를 실현하기 위해서는 집적기판에 대한 저온화 공정 기술이 절실히 필요한 실정이다. 현재 집적기판에 사용되는 재료로서 세라믹이 널리 알려져 있지만 세라믹은 취성이 있으며 $1000^{\circ}C$ 이상의 고온화 공정 프로세스를 필요로 하는 근본적인 약점이 있다. 이에 본 연구에서는 상온에서 고속으로 치밀한 성막을 가능케 하는 Aerosol Deposition Method (ADM)를 이용하여 최초로 세라믹-폴리머 복합체 후막을 성공적으로 제작하였다. XRD와 FT-IR 분석 결과 $Al_2O_3$-PMMA, $Al_2O_3$-PI 혼합물을 출발 파우더로 사용하여 제조한 후막이 세라믹-폴리머 복합체임을 확인할 수 있었다. 또한 SEM 분석결과 $Al_2O_3$-PMMA 복합체와 $Al_2O_3$-PI 복합체의 표면 양상이 매우 다르다는 점을 확인하였으며 $Al_2O_3$-PMMA 복합체의 성막률이 $Al_2O_3$-PI 복합체의 성막률에 비해 매우 낮음을 확인하였다. 이러한 현상들은 폴리머 파우더들의 경도와 탄성 차이 때문인 것으로 사료되어 이를 증명하기 위한 실험을 실시하였다. 결국 PMMA 막과 PI 막에 대한경도측정결과와 PMMA 파우더와 PI 파우더의 유성 볼밀링 전후에 대한 SEM 이미지를 통해 PMMA 파우더가 PI 파우더에 비해 경도가 낮으며 반면 탄성이 높다는 것을 간접적으로 확인할 수 있었다. 이와 같은 분석을 통하여 ADM을 이용한 세라믹-폴리머 복합체 후막의 제조에 있어 폴리머 파우더의 경도와 탄성이 매우 큰 영향을 미친다는 것을 알 수 있었다. 본 연구에서는 세라믹-폴리머 복합체 후막을 성공적으로 제조하기 위해서 폴리머 파우더의 적절한 선택이 중요함을 알 수 있었으며 ADM을 이용한 세라믹-폴리머 복합체 후막의 제조에 대한 가이드 라인을 제시할 수 있을 것으로 기대된다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2008.06a
• /
• pp.350-350
• /
• 2008

최근 이동 통신 분야에서 전자기기들의 고주파화와 소형화에 대한 관심이 높아지면서 고주파 소자로서 필수적으로 사용 되어온 디커플링 캐패시터도 이 두 가지 요구를 만족시키기 위해 기존의 표면 실장형에서 평판 형태인 기판 내장형 캐패시터로 발전해 가고 있다. 이를 실현하기 위한 공정법으로 Low Temperature Co-fired Ceramics (LTCCs)와 polymer composite등의 연구가 진행되고 있으나 LTCCs는 높은 공정온도에 의한 내부 확산과 서로 다른 열팽창 계수에 의한 소결후의 수축과 같은 단점들을 가지고 있으며 polymer composite 은 비교적 낮은 공정온도에도 불구하고 유전특성과 방열특성이 우수하지 못한 문제점을 가지고 있었다. 이러한 단점들을 극복하기 위해 Aerosol Deposition Method (ADM)를 주목하게 되었다. 이 공정 법은 상온 저 진공 분위기에서 세라믹 분말을 기판에 고속 분사시켜 기공과 균열이 거의 없는 치밀한 나노구조의 세라믹을 제작하는 새로운 코팅기술이다. 본 연구에서는 고주파용 디커플링 캐패시터의 응용을 위하여 상온에서 높은 유전율을 가지며 강유전체 물질인 $BaTiO_3$를 사용하였다. 출발원료로서 0.45 ${\mu}m$크기의 $BaTiO_3$ 분말을 이용하여 상온에서 submicron에서 수 micron의 두께로 성막하였다. 그러나 ADM으로 $BaTiO_3$ 막을 성막할 경우 유전율이 100이하로 급격히 떨어지는 현상이 기존 연구에서 보고되어 왔으며 본 연구에서도 이를 확인하였다. 디커플링 캐패시터의 밀도를 높이기 위해서 유전체의 유전율을 높이거나 두께를 앓게 하는 방법이 있으나 이번 연구에서는 박막화에 초점을 맞추어 진행하였다. 하지만 $BaTiO_3$ 막의 두께를 $1{\mu}m$이하의 박막으로 제조했을 경우 XRD 분석을 통하여 결정상이 얻어졌음을 확인했음에도 불구하고 유전체로서의 특성을 보이지 않았다. 이 원인을 $BaTiO_3$ 박막의 누설전류에 의한 것이라고 판단하고 $BaTiO_3$ 박막과 기판과의 계면 및 미세구조를 확인하였으며 이것이 전기적 특성에 미치는 영향에 대해 분석하였다.

• Journal of Korean Society of Industrial and Systems Engineering
• /
• v.43 no.4
• /
• pp.67-75
• /
• 2020

This paper proposes a methodology for gantry route optimization in order to maximize the productivity of a odd-type surface mount device (SMD). A odd-type SMD is a machine that uses a gantry to mount electronic components on the placement point of a printed circuit board (PCB). The gantry needs a nozzle to move its electronic components. There is a suitability between the nozzle and the electronic component, and the mounting speed varies depending on the suitability. When it is difficult for the nozzle to adsorb electronic components, nozzle exchange is performed, and nozzle exchange takes a certain amount of time. The gantry route optimization problem is divided into the mounting order on PCB and the allocation of nozzles and electronic components to the gantry. Nozzle and electronic component allocation minimized the time incurred by nozzle exchange and nozzle-to-electronic component compatibility by using an mixed integer programming method. Sequence of mounting points on PCB minimizes travel time by using the branch-and-price method. Experimental data was made by randomly picking the location of the mounting point on a PCB of 800mm in width and 800mm in length. The number of mounting points is divided into 25, 50, 75, and 100, and experiments are conducted according to the number of types of electronic components, number of nozzle types, and suitability between nozzles and electronic components, respectively. Because the experimental data are random, the calculation time is not constant, but it is confirmed that the gantry route is found within a reasonable time.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2004.11a
• /
• pp.247-251
• /
• 2004

반도체 소자의 제조에 있어 실리콘 표면에 성장한 자연산화막을 제거하기 위해 일반적으로 습식 세정 기술이 이용되어 왔다. 하지만 소자의 최소 선폭(design rule)이 nano급으로 고집적화 됨에 따라 contact hole 바닥의 자연산화막을 깨끗이 제거하는데 있어서 그 한계를 나타나고 있다. 이에 대한 효과적인 대안 공정으로 가스 건식 세정 기술이 연구되고 있다. 본 논문에서는 한 번에 50매 이상의 웨이퍼를 처리함으로써 생산성 측면에서 월등한 배치식 설비에서 원거리 플라즈마(remote plasma) 장치에서 2.450Hz의 마이크로웨이브(${\mu}$-wave)에 의해 형성시킨 수소라디칼과 $NF_3$ 가스를 이용하여 실리콘에 결함을 주지 않고 자연산화막을 선택적으로 제거하는 공정에 대해 고찰하였다. AFM을 이용한 표면분석, TEM을 이용한 물성분석, 그리고 ToF-SIMS 및 XPS를 이용한 화학 분석을 습식 및 건식 세정을 비교 평가한 결과, 건식 세정 공정이 실리콘 표면에 결함을 주지 않고 자연산화막을 제거 할 수 있음을 확인하였다. 산화막$(SiO_2)$, 질화막$(Si_3N_4)$, 그리고 다결정 실리콘(Poly-Si) 등의 각 막질별 식각 특성을 고찰하였으며, $NH_3$의 캐리어 가스인 $N_2$의 주입량을 조절함으로써 수소라디칼 형성 효율의 개선이 가능하였으며, 이로부터 게이트와 소스/드레인 사이를 절연하기 위해 이용되는 질화막의 식각 선택비를 2배 정도 개선할 수 있었다. nano급 소자에 실장하여 평가한 결과에서 불산(HF)에 의한 습식 세정 방식에 비하여 약 $20{\sim}50%$ 정도의 contact 저항 감소 효과가 있음이 확인되었다.두 소자 모두 $40mA/cm^2$ 에서 이상적인 화이트 발란스와 같은(0.33,0.33)의 색좌표를 보였다.epsilon}_0=1345$의 빼어난 압전 및 유전특성과 $330^{\circ}C$의 높은 $T_c$를 보였고 그 조성의 vibration velocity는 약4.5 m/s로 나타났다.한 관심이 높아지고 있다. 그러나 고 자장 영상에서의 rf field 에 의한 SAR 증가는 중요한 제한 요소로 부각되고 있다. 나선주사영상은 SAR 문제가 근원적으로 발생하지 않고, EPI에 비하여 하드웨어 요구 조건이 낮아 고 자장에서의 고속영상방법으로 적합하다. 본 논문에서는 고차 shimming 을 통하여 불균일도를 개선하고, single shot 과 interleaving 을 적용한 multi-shot 나선주사영상 기법으로 $100{\times}100$에서 $256{\times}256$의 고해상도 영상을 얻어 고 자장에서 초고속영상기법으로 다양한 적용 가능성을 보였다. 연구에서 연구된 $[^{18}F]F_2$가스는 친핵성 치환반응으로 방사성동위원소를 도입하기 어려운 다양한 방사성의 약품개발에 유용하게 이용될 수 있을 것이다.었으나 움직임 보정 후 영상을 이용하여 비교한 경우, 결합능 변화가 선조체 영역에서 국한되어 나타나며 그 유의성이 움직임 보정 전에 비하여 낮음을 알 수 있었다. 결론: 뇌활성화 과제 수행시에 동반되는 피험자의 머리 움직임에 의하여 도파민 유리가 과대평가되었으며 이는 이 연구에서 제안한 영상정합을 이용한 움직임 보정기법에 의해서 개선되었다. 답이 없는 문제, 문제 만들기, 일반화가 가능한 문제 등으로 보고, 수학적 창의성 중 특히 확산적 사고에 초점을 맞추어 개방형 문제가 확