• Journal of KIISE:Computing Practices and Letters
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• v.13 no.5
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• pp.241-251
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• 2007

Energy consumption in the instruction cacheaccounts for a significant portion of the total processor energy consumption. Therefore, reducing energy consumption in the instruction cache is important in designing embedded processors. This paper proposes a method for reducing dynamic energy consumption in the instruction cache by partitioning it to smaller (less energy-consuming) sub-caches. When a request comes into the proposed cache, only one sub-cache is accessed by utilizing the locality of applications. By contrast, the other sub-caches are not accessed, leading todynamic energy reduction. In addition, the proposed cache reduces dynamic energy consumption by eliminating the energy consumed in tag matching. We evaluated the energy efficiency by running cycle accurate simulator, SimpleScalar. with power parameters obtained from CACTI. Simulation results show that the proposed cache reduces dynamic energy consumption by $37%{\sim}60%$ compared to the traditional direct-mapped instruction cache.

• The KIPS Transactions:PartD
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• v.8D no.5
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• pp.593-604
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• 2001

A database sharing system (DSS) refers to a system for high performance transaction processing. In the DSS, the processing nodes are coupled via a high speed network and share a common database at the disk level. Each node has a local memory and a separate copy of operating system. To reduce the number of disk accesses, the node caches data pages and index pages in its memory buffer. In general, B-tree index pages are accessed more often and thus cached at more processing nodes, than their corresponding data pages. There are also complicated operations in the B-tree such as Fetch, Fetch Next, Insertion and Deletion. Therefore, an efficient cache consistency scheme supporting high level concurrency is required. In this paper, we propose cache consistency schemes using identifiers of index pages and page_LSN of leaf page. The propose schemes can improve the system throughput by reducing the required message traffic between nodes and index re-traversal.

• Journal of KIISE:Software and Applications
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• v.30 no.7_8
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• pp.780-791
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• 2003

Caching is a useful technique to improve the response time by reducing contention of requests in mobile computing environments with a narrow bandwidth. in the traditional cache-based systems, to improve the hit ratio has been usually one of main concerns for the time. However, in mobile computing environments, it is necessary to consider the cost of cache miss as well as the hit ratio. In this paper, we propose a new cache replacement strategy in pull-based data dissemination systems. Then, we evaluate performance of the proposed strategy by a simulation approach. The proposed strategy considers both the popularity and the wating time together, so the page with the smallest value of multiplying popularity by waiting time is selected as a victim.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.235-237
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• 2002

무선 네트워킹 기술과 통신 기기의 발달로 이동 컴퓨팅 환경이 보편화됨에 따라 제한된 대역폭의 절감과 빠른 응답시간, 그리고 확장성을 위해 이동 호스트는 지역 캐쉬를 이용한다. 이때, 이동 호스트와 지역구국간에는 캐쉬의 일관성 유지가 필연적이며 이에 따라 많은 기법들이 제안되고 있다. 기종의 일관성 기법 중 탐지기반의 기법들은 간단하고 구현이 쉬운 반면 전송되는 메시지 횟수가 많고, 회피기반의 기법들은 빠른 처리가 가능하여 고정 네트워크에서 일반적으로 사용되고 있는 기법이다. 본 논문에서 제안한 기법은 페이지 요청 또는 완료시 갱신 연산이 일어난 객체에 대해 갱신 빈도를 고려함으로써 기존 기법에 비해 교환되는 메시지 횟수를 줄여 전송비용을 개선하였고, 또한 응답 시점을 옮겨 빠른 응답이 가능하게 하여 이동 컴퓨팅 환경에 적합하도록 하였다. 따라서, 본 논문에서 제안한 방법은 갱신 연산이 이루어지는 경우 비동기적으로 갱신 빈도에 따른 갱신의도 선언 또는 갱신을 선택적으로 수행하여 응답이 빠르고 철회 단계가 감소하는 장점을 갖는다.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.10b
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• pp.1383-1386
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• 2001

Internet 이용자의 급격한 증가와 광대역 통신망(B-ISDN) 구축의 확산에 따라 ATM(Asynchronous Transfer Mode)망 접속장치의 큰 수요가 기대되며, 또한 ATM망 접속장치의 성능 향상도 요구되고 있다. 기존의 연구들은 컴퓨터 프로그램의 메모리에 대한 참조가 지역적이라는 특성을 이용한 가상 메모리의 효율적인 페이지 교체 알고리즘 및 캐쉬 처리 방안들이 진행되어 왔다. 본 논문은 ATM 프로토콜 프로세서를 설계하는데 있어 네트워크 트래픽의 지역성(Locality of Reference)을 고려한 캐쉬 메모리 구조를 적용하여 보다 향상된 ATM 셀 수신이 가능하도록 한다. ATM 셀의 가상 패스 식별자/가상 채널 식별자(VPI/VCI)를 캐쉬 처리함으로써, 패킷을 분해, 재조립(Segmentation and Reassembly)할 때 관련 테이블의 검색 시간을 줄일 수 있다. 캐쉬 메모리 적용으로 인한 성능 향상을 평가하기 위해 ATM NIC 프로세서와 내부 캐시 메모리 그리고, 외부 SRAM 사이에 셀 수신 정보의 Read 와 Write에 드는 시간 비용(System Clock Cycle)을 캐시의 Hit 또는 Miss 등에 따라 구분하고, 이를 기반으로 한 시뮬레이터에 3 종류의 ATM 셀 스트림을 가하여 각각에 대해 평균 셀 처리시간, 데이터 버스의 트래픽 비율 그리고, 히트율의 3가지 평가요소를 측정하고, 비교하였다.

• Journal of the Korea Society of Computer and Information
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• v.9 no.2
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• pp.33-40
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• 2004

According as client/server is generalized by development of computer performance and information communication technology, Servers uses local cache for extensibility and early response time, and reduction of limited bandwidth. Consistency of cached data need between server and client this time and much technique are proposed according to this. This Paper improved update frequency cache consistency in old. Existent consistency techniques is disadvantage that response time is late because synchronous declaration or abort step increases because delaying write intention declaration. Techniques that is proposed in this paper did to perform referring update time about object that page request or when complete update operation happens to solve these problem. Therefore, have advantage that response is fast because could run write intention declaration or update by sel_mode electively asynchronously when update operation consists and abort step decreases and clearer selection.

• Proceedings of the Korea Association of Information Systems Conference
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• 1998.10a
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• pp.137-144
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• 1998

데이터베이스 공유 시스템에서는 동일한 페이지가 여러 처리노드에 의해 동시에 캐싱 될 수 있으므로, 각 처리노드가 항상 최신의 내용을 참조하기 위해서는 캐싱 된 데이 터의 일관성이 유지되어야 한다. 본 논문에서는 로킹 오버헤드를 줄이기 위해 주사본 권한 을 이용하여 데이터베이스를 논리적으로 분할한 데이터베이스 공유 시스템 환경에서 필요한 캐쉬 일관성 기법들을 제안한다. 제안한 기법들인 DPCA_P와 DPCA_U는 PCA를 동적으로 할당하여 캐쉬 일관성을 위해 소요되는 메시지 전송량과 디스크 입출력 오버헤드를 줄임으 로써 성능을 향상시키며, 데이터베이스 부하가 동적으로 변하는 경우에도 효율적으로 동작 한다는 장점을 갖는다.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 1998.10a
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• pp.815-825
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• 1998

이 논문은 객체지향 데이터베이스 관리시스템에서 캐쉬의 효율성을 개선하기 위한 일련의 기술이다. 제안된 방법은 두단계로 나누어진다. 첫 번째 단계에서는 다양한 질의에 대한 디스크 접근 빈도수가 방식에 대해 분석하였으며 , 두 번째 단계에서는 첫 번째 단계의 분석된 결과를 바탕으로 접근 빈도가 높은 페이지를 선채취하였다. 이 연구에서는 기존의 선채취 기법에 쓰기 정보를 감안한 방법을 추가하여 다양한 선채취 캐슁기법을 제안한다. 기본적으로 이 방법은 정보변경이 일어난 페이지에 대해 쓰기비용이 발생되므로 교체를 지연한다. 실험결과는 일관되게 현존하는 알고리즘 보다 나은 결과를 보여준다.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.12
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• pp.685-697
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• 2001

Cache memories are small fast memories used to temporarily hold the contents of main memory that are likely to be referenced by processors so as to reduce instruction and data access time. In this paper, we represent analytical models of instruction fetch process for four types of instruction cache structures that can be used for superscalar processors. In the models, we define various kinds of architectural parameters and take cache miss and branch misprediction into consideration. To prove the correctness of the proposed models, we performed extensive simulations and compared the results with the analytical models. Simulation results showed that the proposed model can estimate the instruction fetch rate accurately within 10% error in most cases. Both analytical model and simulation show that the increase of cache misses reduces the instruction fetch rate more severely than that of branch misprediction does. However, the analytical model can explain the causes of performance degradation which cannot be uncovered by the simulation method only. The model is also able to provide exact relationship between cache miss and branch misprediction for instruction fetch analysis.

• The Transactions of the Korea Information Processing Society
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• v.5 no.6
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• pp.1652-1659
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• 1998

To provide performance gains by reducing the operand referencing latency and data cache bandwidth requirements, we present an operand reference prediction cache (ORPC) which predicts operand value and address translation during the instruction fetch stage. The prediction is verified in the early stage, and thus it minimizes the performance penalty caused by the misprediction. Through the trace-driven simulation of six benchmark programs, the performance improvement by proposed three aRPC stmctures (OfiPC1, OfiPC2. ORPC3)is analysed and validated.