• 대한기계학회논문집A
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• 제27권3호
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• pp.464-471
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• 2003

Among various methods to acquire high strength in plain carbon steel, the mettled of grain refinement by controlling thermo-mechanical processing parameters has gained a great attention if steel rolling industries. In the present study, three different rolling pass schedules are proposed to obtain fine grains which are based on combined results of recrystallization modelling, finite element analysis and experiment. Since meta-dynamic or dynamic recrystallization has been found to be very effective in producing fine grains, reduction ratio and interpass time in the proposed rolling pass schedules were determined in order to invoke such recrystallization as often as possible.

• 한국유체기계학회 논문집
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• 제11권1호
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• pp.33-39
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• 2008

Hybrid power generation systems combining a solid oxide fuel cell and a gas turbine is promising due to their high efficiency. In the pressurized hybrid system, the operating condition of the gas turbine may play a critical role in designing the hybrid system. In particular, prevention of surge of the compressor can be a critical issue. The existence of fuel cell between the compressor and the turbine may cause an additional pressure loss and thus compressor operating points tend to approach the surge if the original turbine inlet temperature is pursued. In this study, bypassing some of the turbine inlet gas directly to the turbine exit side is simulated. Its effects on suppressing the surge problem and change in performance characteristics are discussed.

• 소성∙가공
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• 제9권2호
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• pp.112-119
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• 2000

The roll Pass design is one of the most important processes to design the whole equipment of the rods and bars rolling system. In this study, the roll pass design program named TollRo(Rolling Factory Organizer) was developed. conventional methods to design roll pass were analyzed and a new algorithm to design the dimension of the intermediate groove was introduced. Object oriented programming technology was implemented in this design program. It comprises GUI(Graphic User Interface), function of automatic pass design, function of modifying pass schedule and database of material properties. The developed program can be used to design roll pass with consistency for the rods and bars rolling system. The man-hours for the whole design can be drastically reduced. The design parameters of rolling system can be extracted quickly by this program.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (중)
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• pp.1115-1118
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• 2002

최근 해킹 기술이 다양화되고, 사용하기 손쉬운 해킹 툴들이 개발되고 확산되면서, 라우팅 프로토콜의 취약점을 이용한 해킹 사례 또한 급증하고 있다. 이는 RIP, OSPF, BGP 등의 초기 인터넷 라우팅 프로토콜이 보안에 대한 고려 없이 설계되어서, 이에 대한 간단한 패스워드 및 MD5 인증 등의 보완책으로 등장한 RIPv2, OSPFv2 BGPv4 등도 그 취약성을 계승하고 있기 때문이다. 따라서 현재의 전반적인 라우팅 프로토콜에 문제점을 파악하고, 이를 해결하기 위한 연구가 필요하다. 본 논문에서는 이러한 취약사항들을 이용한 위협 모델들을 분석하고, 이들 위협으로부터 미리 방비할 수 있도록 진단할 수 있는 시스템을 설계 및 구현에 대한 방법을 제시한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.1611-1614
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• 2002

하나의 보드에 대한 소자들의 테스팅을 위해서 IEEE 1149.1이 제안되었고 완전한 테스팅을 지원한다. 하지만 여러 보드에 대해서는 불가능하여 IEEE 1149.1을 확장한 시스템 레벨의 테스팅 방법이 제안되었다. 기존의 IEEE 1149.1을 확장한 방법은 보드 레벨의 테스팅과 시스템 레벨의 테스팅이 하나의 데이터 패스에 의해서 테스트 시간이 길고 비효율적이다. 본 논문에서는 보드 레벨 테스팅과 시스템 레벨 테스팅을 구분하여 불필요한 테스트 데이터 이동을 줄여 테스트 시간을 줄이고 효율적인 방법을 제시한다. 그리고 이를 지원하기 위한 Path Select Unit을 설계한다. 구현된 PSU는 작은 게이트 사이즈로 적은 테스트 비용으로도 효율적으로 시스템 레벨 테스팅이 가능해진다.

• 대한전자공학회논문지SP
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• 제46권3호
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• pp.37-43
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• 2009

차세대 정지영상 압축방식인 JPEG2000은 DWT와 EBCOT로 구성 되어 있다. EBCOT는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 EBCOT 설계에 새로운 알고리즘을 적용하여 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하였다. BAC(Binary Arimethic Coder)에는 4단계 pipeline을 적용하였다. 설계된 EBCOT은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.

• 한국산학기술학회논문지
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• 제10권1호
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• pp.146-150
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• 2009

차세대 정지영상 압축방식인 JPEG2000의 엔트로피 코더는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 컨텍스트 추출부 설계에 새로운 알고리즘을 제안하였고, 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하여, 각 bit plane에서 사용되어지는 상태 정보 레지스터와 이 상태 정보 레지스터를 접속하는 Access time을 줄일 수 있다. 본 논문에서 제안된 방법으로 설계된 Bit Plane Coding은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.

• 대한전자공학회논문지TC
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• 제48권2호
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• pp.105-115
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• 2011

사용자 인증은 정보보안 시스템 구축 시 반드시 필수적인 핵심 기술이다. 사용자들은 인증과정을 통해 데이터베이스에 있는 자원에 접근하고 안전하게 사용할 수 있다. 사용자가 소지하는 스마트카드는 그 사용의 편리성과 대중성으로 인해 현재 중요한 인증 수단으로 각광받고 있다. 더욱이 스마트카드는 계산을 위한 저장 공간과 연산력을 확보하고 있기 때문에 효율적이고 안전한 사용자에 널리 사용될 수 있는 장점을 지니고 있다. 1981년, 램포트는 처음으로 사용자의 스마트카드를 이용해서 인증 통신 프로토콜을 설계했다. 하지만, 암호학적으로 안전한 해시함수가 체인으로 여러 번 적용됨으로 인해 높은 비용을 초래한다는 점과 이러한 해쉬 정보들이 서버에 저장되어야하므로 이와 관련한 공격 가능성들이 비판의 대상이 되었다. 이후 안전하고 효율적인 인증 통신 프로토콜 설계에 대한 연구가 활발히 진행되고 있다. 아주 최근에, Xu, Zhu, Feng 등은 증명가능하고 안전한 스마트카드 인증 프로토콜을 제안했다. 본 논문에서는 스마트카드 기반 인증 프로토콜에서 발생할 수 있는 가능한 취약점 및 공격들을 정의한다. 이를 통해, Xu, Zhu, Feng이 제안한 프로토콜이 서버의 비밀 값들을 획득한 공격자가 사용자의 비밀 값과 패스워드를 모르고도 해당 사용자를 가장 할 수 있다는 측면에서 안전하지 않다는 것을 보인다. 이에 대해 효율적이고 안전한 프로토콜을 설계하고 설계된 프로토콜의 안전성을 새롭게 분석한다.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.

• 대한전자공학회논문지SD
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• 제40권3호
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• pp.33-42
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• 2003

본 논문에서는 NST (new Svoboda-Tung) 알고리즘을 이용한 비동기식 제산기의 효율적 설계에 관해 기술한다. 본 제산기설계에서는 비동기 설계방식을 사용하여 제산연산이 필요할 때에만 동작함으로써 전력소모를 줄이도록 설계한다. 제산기는 비동기식 파이프라인 구조를 이용한 per-scale부, iteration step부, on-the-fly converter부의 세부분으로 구성된다. Per-scale부에서는 새로운 전용 감산기를 이용하여 적은 면적과 고성능을 갖도록 설계한다. Iteration step부에서는 4개의 division step을 갖는 비동기식 링 구조로 설계하고, 아울러 크리티컬 패스(critical path)에 해당하는 부분만을 2선식으로, 나머지 부분은 단선식으로 구성하는 구현방법을 채택하여 하드웨어의 오버헤드를 줄인다. On-the-fly converter부는 iteration step부와 병렬연산이 가능한 on-the-fly 알고리즘을 이용하여 고속연산이 되도록 설계한다. 0.6㎛ CMOS 공정을 이용하여 설계한 결과, 1,480 ×1,200㎛²의 면적에 12,956개의 트랜지스터가 사용되었고, 41.7㎱의 평균지연시간을 가졌다.