• 한국컴퓨터정보학회논문지
• /
• 제15권7호
• /
• pp.1-10
• /
• 2010

워크플로우 관리자는 대량의 계산용 그리드 자원을 데스크탑 컴퓨터에서 개인이 편리하게 워크플로우를 만들고 수행할 수 있게 해주는 유용한 도구이다. 보통 데이터는 스테이지-인, 프로세스, 스테이지-아웃의 순서로 순차적으로 진행되며 워크플로우 시스템은 이 과정을 자동화해준다. 그러나 최근의 e-science에서는 사용되는 데이터 량이 급속하게 증가하고 있고 원하는 출력물을 얻기 위해 여러 번의 과정을 수행하면서 데이터 이동 시간이 전체 수행시간의 많은 부분을 차지하게 되어 스테이징 과정의 개선이 중요한 이슈가 되고 있다. 본 논문에서는 스테이징 과정을 개선하고, 이를 이용하여 가능한 한 많은 작업들을 동시 수행시키는 스케줄러를 설계하였다. 또한 모의실험을 통해 제안한 스케줄러의 성능이 10~40%까지 향상됨을 보였다.

• 한국산학기술학회논문지
• /
• 제10권6호
• /
• pp.1214-1219
• /
• 2009

USN(Ubiquitous Sensor Network) 기술이 발전하면서 다양한 분야에서 이를 활용하기 위한 연구들이 활발하게 진행되고 있다. 특히 물류관리 분야에서의 연구가 활발히 진행되고, 세계적인 대형마트 및 대형 물류 창고 등과 연계되어 실제 적용되고 있다. 이렇게 활용도가 높아지고 있는 USN 기술이지만, 완벽하게 실시간으로 데이터처리를 하기란 쉽지 않다. 수천, 수만 개의 센서를 사용하는 초대형 물류창고와 같이 대량의 데이터 값이 오차 없이 수집되어야 하는 분야의 경우, 기존의 데이터처리 방식으로는 실시간 데이터를 수집의 효율성이 낮을 수밖에 없다. 이와 맞물려 하드웨어의 고속화는 이루어졌지만, 소프트웨어적 구현이 미미한 현재, 이러한 문제점을 해결하기 위하여 파이프라인 기법을 통한 소프트웨어 고속화를 실현 시키는 것이 관건이다. 따라서 본 논문에서는 파이프라이닝 기법을 적용하여 물류관리 시스템의 실시간 데이터 수집의 효율성을 높이고 값의 오차를 줄일 수 있는 USN 물류관리 시스템을 제안하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
• /
• pp.759-761
• /
• 1998

90년대 중반 이후 고성능의 프로세서들은 성능 향상을 위해 명령어 수준의 병렬성을 이용하고 있다. 특히 실행화일의 호환성을 고려할 필요가 없는 마이크로컨트롤에서는 같은 하드웨어로 더 많은 함수유닛을 가질 수 있는 VLIW 구조가 널리 사용된다. 이러한 VLIW형의 마이크로컨트롤러에서는 병렬성을 추출하는 역할이 전적으로 소프트웨어에 있으므로 컴파일어가 성능향상에 매우 큰 영향을 미치게 된다. 본 논문에서는 마이크로컨트롤러의 구조와 그룹짓기 조건을 분석하고 선택 스케쥴링과 소프트웨어 파이프라이닝을 이용한 VLIW형 마이크로컨트롤러용 최적화 컴파일러를 구현하고 그 성능을 측정한다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (C)
• /
• pp.10-12
• /
• 2003

GridFTP는 광대역의 WAN 상에 최적화된 고성능의 안전하고 신뢰할 수 있는 데이터 전송 프로토콜이다. 본 논문에서는 다음과 같은 세가지 측면에서 GridFTP의 성능 향상을 도모하였다. 1) GridFTP 서버 측에서는 성능 향상을 위해 커먼드 파이프라이닝 기법을 제시하고, 2) GridFTP 클라이언트 측에서는 데이터 채널 재사용 기법을 제안하며. 3) GridFTP 프로토콜은 third-party maltitransfer 메커니즘을 지원하기 위하여 수정이 이루어겼다. 이러한 성능 향상 기법을 통하여 그리드 상에서 대규모 데이터의 효율적인 전송이 가능할 것으로 판단된다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
• /
• pp.826-828
• /
• 2005

인텔의 IA-64 프로세서는 명령어 수준의 병렬수행을 지원하는 EPIC (Explicitly Parallel Instruction Computing) 구조를 채택하고 있으며 컴파일러가 순차적 코드에서 병렬 수행이 가능한 독립적인 명령어들을 스케줄링 하도록 되어있다. 본 논문에서는 IA-64 스케줄링을 위해 향상된 파이프라인 스케줄링 (Enhanced Pipeline Scheduling, EPS) 기법[1]을 적용한 결과를 소개한다. EPS는 루프수준의 병렬화를 위한 소프트웨어 파이프라이닝 (software pipelining)기법으로 전역 스케줄링 (global Scheduling) 기법을 기반으로 하고 있다. 우리는 IA-64 프로세서를 위한 공개소스 컴파일러인 ORC (Open Research Compiler)에 EPS를 구현하고 실제 프로세서인 Itanium에서 실험을 수행하였다. 상용 프로세서와 컴파일러에 구현과 튜닝을 하는 과정에서 얻은 경험을 소개하고 기존의 ORC 컴파일러와 비교하여 얻은 성능 향상을 보고하고 분석한다.

• 한국정보처리학회논문지
• /
• 제2권4호
• /
• pp.466-476
• /
• 1995

본 논문은 VLIW(Very Long Instruction Word) 시스템에 대한 파이프라이닝 알고리 즘 문제와 파이프라인 처리에서 발생되는 시간 지연을 최소화할 수 있는 효율적인 파 이프라인 처리 방법에 대해 서술하였다. 제안된 알고리즘은 병렬로 수행하면서 병렬 파이프라인 처리되며, 기본 오퍼레이션의 조합으로 응용 목적에 따라 다양한 기능을 수행하는 명령어의 설계가 가능하다. 본 논문에서는 프로세서의 파이프라인 알고리즘 효율성과 제안된 방법에 의해 시간 지연이 최소화됨을 다른 파이프라인 방법과의 비교 분석을 통해 증명해 보인다.

• 대한전자공학회논문지SD
• /
• 제43권9호
• /
• pp.1-9
• /
• 2006

System-On-Chip(SoC) 설계에서 글로벌 와이어는 성능에 큰 영향을 끼친다. 이 때문에 플림플롭이나 래치를 사용한 와이어 파이프라이닝이 필요하게 되었다. 래치는 플립플롭에 비해 타이밍 제약이 유연하므로 래치 파이프라이닝이 플립플롭에 비해 클락 주기를 더 작게 할 수 있다. 리타이밍은 회로의 메모리 요소를 이동시켜 최적화된 클락 주기를 얻는 방법이다. SoC 리타이밍은 기존의 게이트 레벨 리타이밍과 달리 SoC 회로를 대상으로 한다. 본 논문에서는 기존의 플립플롭을 사용한 SoC 리타이밍 방법을 래치를 사용한 경우에도 적용할 수 있게 확장 시켰다. 본 논문에서는 래치를 사용한 SoC 리타이밍 문제를 해결하기 위해 MILP로 식을 세우고, 이를 고정점 계산을 통해 효과적으로 해결 하였다. 실험 결과 본 논문의 방법을 적용할 경우 플립플롭 SoC 리타이밍에 비해 평균적으로 클락 주기를 10% 감소시킬 수 있었다.

• 정보처리학회논문지B
• /
• 제13B권4호
• /
• pp.429-438
• /
• 2006

일반적으로 신경망은 비선형성 문제를 해결하기 위해서 소프트웨어로 많이 구현되었지만, 영상처리 및 패턴인식과 같은 실시간 처리가 요구되는 응용에서는 빠른 처리가 가능한 하드웨어로 구현되고 있다. 다양한 종류의 신경망 중에서 다층 신경망(MLP: multi-layer perceptron)의 하드웨어 설계는 빠른 처리속도와 적은 면적 그리고 구현의 용이성으로 고정소수점 연산을 많이 사용하였다. 하지만 고정소수점 연산을 사용하는 하드웨어 설계는 높은 정확도의 부동소수점 연산을 많이 사용하는 소프트웨어 MLP를 쉽게 적용할 수 없는 문제점을 가진다. 본 논문에서는 높은 정확도와 높은 유연성을 가지는 부동소수점 연산을 사용하면서도 은닉층 뉴런수를 주기(cycle)로 빠르게 수행하는 MLP의 완전 파이프라이닝(fully-pipelining) 설계방법을 제안한다. MLP는 주어진 문제에 의해서 자연스럽게 입력층과 출력층의 구조가 결정되지만, 은닉층 구조는 사용자에 의해서 결정된다. 그러므로 제안된 설계방법은 많은 반복수행이 요구되는 영상처리 및 패턴인식 등의 분야에서 은닉층 뉴런수를 최적화 하여 쉽게 성능 향상을 이룰 수 있다.

• 대한전자공학회논문지SP
• /
• 제48권2호
• /
• pp.41-52
• /
• 2011

H.264/AVC의 디블록킹 필터는 복호화기 전체의 계산 복잡도 중 큰 비중을 차지하기 때문에, H.264/AVC 복호화기의 실시간 구현을 위해서는 디블록킹 필터의 계산 복잡도를 줄이는 것이 매우 중요하다. 디블록킹 필터의 계산 복잡도가 높은 이유는 여러 단계의 조건 분기문이 많고 메모리 접근이 자주 일어나기 때문이다. 따라서, 본 논문에서는 분기문과 메모리 접근을 최소화하는 디블록킹 필터의 구조를 제안하고, 필터 연산의 병렬화를 위해 소프트웨어 파이프라이닝이 가능하도록 하는 최적화 방법을 제안한다. 제안하는 방법은 TMS320C64x+ 계열의 DSP의 TMS320DM6467 EVM 보드에 구현하여 최적화를 진행하였다. 실험 결과, 최적화된 디블록킹 필터는 FFmpeg의 디블록킹 필터와 비교하였을 때 평균 약 46%의 사이클이 감소되었다.

• 정보처리학회논문지D
• /
• 제16D권6호
• /
• pp.835-844
• /
• 2009

일반적으로 데이터베이스 시스템에서의 질의 수행은 대부분의 경우 빠른 응답시간과 더 적은 메모리 사용량을 장점으로 가지는 파이프라이닝 기법으로 이루어진다. 이 때, 질의 수행 계획(QEP)의 각각의 연산 노드들은 Open(), Next(), Close() 함수들을 지원하는 iterator의 인터페이스를 가진다. 그런데, 플래시 메모리 기반의 휴대용 기기들을 위한 임베디드 데이터베이스 시스템에서는 iterator의 Next() 함수뿐만 아니라, 현재 레코드의 이전 레코드를 리턴해주는 Previous()와 같은 함수를 필요로 하는 경우가 많다. 이는 임베디드 환경의 경우 각각의 프로그램이 사용할 수 있는 메모리의 양이 제한적이므로, 사용자가 이전 레코드를 요청하는 경우, 결과 레코드 커서가 현재 레코드를 기준으로 이전 레코드를 다시 가져와야 하기 때문이다. 본 논문에서는 이러한 임베디드 데이터베이스 시스템의 질의 수행 시 각각의 연산 노드들이 Next() 함수뿐만 아니라 Previous() 함수를 블록 단위로 지원할 수 있도록 새롭게 설계 구현하는 과정에서 발생하는 방향 전환 문제를 소개하고 이를 해결하기 위한 블록 단위 스키핑 기법을 제안한다.