• 인터넷정보학회논문지
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• 제19권5호
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• pp.67-75
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• 2018

Symantec의 인터넷 보안위협 보고서(2018)에 따르면 크립토재킹, 랜섬웨어, 모바일 등 인터넷 보안위협이 급증하고 있으며 다각화되고 있다고 한다. 이는 멀웨어(Malware) 탐지기술이 암호화, 난독화 등의 문제에 따른 질적 성능향상 뿐만 아니라 다양한 멀웨어의 탐지 등 범용성을 요구함을 의미한다. 멀웨어 탐지에 있어 범용성을 달성하기 위해서는 탐지알고리즘에 소모되는 컴퓨팅 파워, 탐지 알고리즘의 성능 등의 측면에서의 개선 및 최적화가 이루어져야 한다. 본고에서는 최근 지능화, 다각화 되는 멀웨어를 효과적으로 탐지하기 위하여 CNN(Convolutional Neural Network)을 활용한 멀웨어 탐지 기법인, stream order(SO)-CNN과 incremental coordinate(IC)-CNN을 제안한다. 제안기법은 멀웨어 바이너리 파일들을 이미지화 한다. 이미지화 된 멀웨어 바이너리는 GoogLeNet을 통해 학습되어 딥러닝 모델을 형성하고 악성코드를 탐지 및 분류한다. 제안기법은 기존 방법에 비해 우수한 성능을 보인다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.105-112
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• 2009

본 논문에서는 $0.35{\mu}m$ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH)와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.310-310
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• 2012

최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화 요구에 대응하기 위하여 저항(resistor), 커패시터(capacitor), IC (integrated circuit) 등의 수동소자를 개별 칩(discrete chip) 형태로 형성하여 기판의 표면에 실장하는 기술이 일반화되고 있다. 그러나, 수동 소자의 내장 기술은 기판의 패턴 밀도의 급격한 향상과 더불어 수동소자의 내장 공간도 협소해지는 문제점이 있다. 상기의 문제점을 해결하기 위해 개별 칩 형태의 내장형 저항체를 박막 형태의 내장 저항체를 구현하는 기술의 개발이 최근 주목을 받고 있다. 박막 저항체는 기존의 권선저항 및 후막저항과 비교하여 정밀한 온도저항계수를 가지며 이동통신에 적용시 고주파 영역(GHz)에서의 안정성과 주파수 특성이 좋다는 장점들을 가지고 있다. 박막 저항 물질로는 높은 경도와 우수한 열적 안정성을 가지고 있는 TaN (tantalum nitride)이 주로 사용되고 있다. 일반적으로, TaN 박막은 스퍼터링을 사용하며 제조되며 TaN 박막의 성질은 탄탈륨과 질소의 화학정량비, 박막의 결함 정도, 또는 공정압력 및 증착 온도, 플라즈마 파워 등과 같은 공정조건 등의 변화에 민감하게 변화하므로, TaN 박막의 다양한 연구가 더 필요한 실정이다. 본 연구에서는 반응성 마크네트론 스퍼터링을 사용하여 TaN 박막을 Si 기판 위에 증착하였고 TaN 박막의 원하는 특성을 제어할 수 있도록 질소 분압과 total gas volume을 조절하여 공정을 최적화하는 연구를 진행하였다. 또한 tensile pull-off 방법을 이용하여 TaN 박막의 부착강도를 평가하였고, 온도 사이클 및 고온고습 환경에 노출된 TaN 박막들의 열화 특성들에 대하여 연구하였다.

• 한국음향학회지
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• 제22권2호
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• pp.104-112
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• 2003

유체기계 덕트 내 음원은 흔히 선형 시불변 모델을 이용하여 음원 임피던스와 강도로 특성화되어진다. 그러나 내연기관 및 압축기 음원에 대한 여러 측정에서 물리적으로 타당하지 않은 부의 저항이 보고된 바 있다. 본 논문에서는 유체기계의 시변성이 음원특성에 미치는 영향에 대하여 해석적으로 연구하였다. 이를 위하여 왕복동 피스톤 및 배기계로 구성된 간단한 유체기계를 전형적인 주기적으로 시변하는 계로서 다루었으며 등가음향 회로를 해석하였다. 해석 해를 이용한 모사측정에서는 실제 음원의 시변성이 부의 저항에 대한 주요한 원인임을 볼 수 있다. 비교적 작은 시변항의 크기를 가지는 경우에 피스톤이 정적 계의 고유진동수의 두 배 또는 그 정수로 나뉜 주파수로 작동한다면 음원이 큰 음향 파워를 방사하게 됨을 알 수 있다.

• 전기전자학회논문지
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• 제19권3호
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• pp.440-446
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• 2015

본 연구는 안테나에 커플링되는 협대역 고출력 전자기파에 대한 저 잡음 증폭기(LNA)의 민감성 특성을 알아보았다. LNA 소자의 오동작/파괴는 MFR/DFR((Malfunction Failure Rate/Destruction Failure Rate)을 이용하여 소자의 민감성을 확인하였다. 그리고 LNA 소자의 내부 칩 상태는 Decapsulation 분석을 이용하여 손상부위를 관찰하였다. 협대역 고출력 전자기파 장치는 2.45 GHz 마그네트론을 사용하였고, LNA의 민간성 레벨은 협대역 고출력 전자기파의 전계강도에 따라 오동작/파괴율을 평가하였다. 그 결과, LNA 소자의 오동작은 셀프리셋(Self Reset)과 파워리셋(Power Reset)의 형태로 나타내었고, 이때 오동작 임계 전계강도는 각각 524 V/m, 1150 V/m로 측정되었다. 그리고 LNA의 소자의 파괴 임계 전계강도는 1530 V/m이다. 협대역 고출력 전자기파에 의한 LNA 소자의 내부 칩 파괴는 본드와이어, 온칩와이어 그리고 컴포넌트 세가지 형태로 관찰되었다. 이 결과로, 협대역 고출력 전자기파에 의한 반도체 전자회로의 내성평가 자료로 활용할 수 있을 것으로 판단된다.

• 전기전자학회논문지
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• 제14권2호
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• pp.90-97
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• 2010

본 논문에서는 DT-CMOS(Dynamic Threshold voltage CMOS) 스위칭 소자와 DTMOS Error Amplifier를 사용한 고 효율 전원 제어 장치(PMIC)를 제안하였다. 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DT-CMOS를 설계하여 도통 손실을 감소시켰다. 벅 컨버터(Buck converter) 제어 회로는 PWM 제어회로로 되어 있으며, 삼각파 발생기, 밴드갭 기준 전압 회로, DT-CMOS 오차 증폭기, 비교기가 하나의 블록으로 구성되어 있다. 제안된 DT-CMOS 오차증폭기는 72dB DC gain과 83.5위상 여유를 갖도록 설계하였다. DTMOS를 사용한 오차증폭기는 CMOS를 사용한 오차증폭기 보다 약 30%정도 파워 소비 감소를 보였다. Voltage-mode PWM 제어 회로와 낮은 온 저항을 스위칭 소자로 사용하여 구현한 DC-DC converter는 100mA 출력 전류에서 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다.

• 한국산학기술학회논문지
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• 제12권6호
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• pp.2747-2753
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• 2011

본 논문에서는, 휴대폰 플래시용 전원을 위한 PWM 전류모드 DC-DC 부스트 컨버터를 제안 하였다. 제안하는 DC-DC 부스터 컨버터는 5 Mhz의 스위칭 주파수로 구동되며, 인덕터와 커패시터의 실장면적을 줄여 휴대전화 소형화에 적합하도록 하였다. 전류모드 DC-DC 부스트 컨버터는 인덕터, 출력 커패시터, MOS 트랜지스터, 귀환저항 등으로 이루어지는 파워단 부분과 펄스폭 변조기, 오실레이터, 에러증폭기 등으로 이루어지는 제어부 블록으로 구성된다. 제안하는 회로는 $0.5\;{\mu}m$ 1-poly 2-metal CMOS 공정으로 설계 및 검증 하였다. 설계된 회로는 모의실험결과 듀티비가 0.15일 때 3.7 V 입력 전압 조건에서 출력 전압이 4.26 V가 나타났고, 출력 전류는 100 mA로 기존의 25 ~ 50 mA 보다 큰 출력을 얻었다. 본 논문의 DC-DC 컨버터는 휴대폰의 카메라 플래시를 고효율로 구동시키며 휴대전화의 소형화에도 기여 할 수 있을 것으로 사료된다.