• 한국정보전자통신기술학회논문지
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• 제15권3호
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• pp.205-210
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• 2022

본 논문은 OLED 구동 박막 트랜지스터의 문턱전압 변동에 의한 AMOLED 디스플레이의 휘도 불균일도를 개선하기 위해 n-채널 박막 트랜지스터만을 사용한 새로운 OLED 화소회로를 제안하였다. 제안한 OLED 화소회로는 6개의 n-채널 박막 트랜지스터와 2개의 커패시터로 구성하였다. 제안한 OLED 화소회로의 동작은 커패시터 초기화 구간, OLED 구동 박막 트랜지스터의 문턱전압을 감지하는 구간, 영상 데이터 전압 기입 구간 및 OLED 발광 구간으로 구성되어 있다. SmartSpice 시뮬레이션 결과, OLED·구동 박막 트랜지스터의 문턱전압이 1.5±0.3 V 변동 시 제안한 OLED 화소회로는 OLED 전류 1 nA에서 최대 전류 오차가 5.18 %이고 OLED 음극 전압이 0.1 V 상승 시 제안한 OLED 화소회로가 기존 OLED 화소회로보다 OLED·전류 변화가 매우 적었다. 그러므로, 기존 OLED 화소회로보다 제안한 화소회로가 문턱전압 변동 및 OLED 음극 전압 상승에 뛰어난 보상 특성을 가진다는 것을 확인하였다.

• 한국전자통신학회논문지
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• 제18권4호
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• pp.641-648
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• 2023

최근 4차 산업 혁명 중에서 인공지능의 급성장은 반도체의 성능 향상 및 회로의 집적을 기반으로 진보하였다. 전자기기 및 장비의 내부에서 연산을 돕는 트랜지스터는 고도화 및 소형화 되어 가며 발열의 제어 및 방열의 효율 개선이 새로운 성능의 지표로 대두되었다. DUT(Device Under Test) Shell은 트랜지스터의 검수를 위하여 정격 전류를 인가한 후, 임의의 발열 지점에서 전원을 차단한 상태에서, 방열을 통하여 트랜지스터의 내구도를 평가하여 불량 트랜지스터를 검출하는 장비이다. DUT Shell은 장비 내부의 방열 구조에 따라 동시에 더 많은 트랜지스터를 테스트할 수 있기 때문에 방열 효율은 불량 트랜지스터 검출 효율과 직접적인 관계를 갖는다. 이에 본 논문에서는 DUT Shell의 방열 최적화를 위하여 배치구조의 다양한 방법을 제안하고 전산유체역학을 이용하여 최적의 DUT Shell의 다양한 변형과 열 해석을 제안하였다.

• ETRI Journal
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• 제9권1호
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• pp.31-36
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• 1987

전자회로를 시뮬레이션하려면 게이트나 트랜지스터의 연결상태(netlist)를 입력시켜야 한다. EDAS_P시스팀의 SCHEX_P라는 tool은 그림으로 표현된 전자회로도로부터 연결상태를 추출하고, 계층 설계된 구조를 풀어 게이트나 트랜지스터만으로 표현된 netlist를 만든 후 시뮬레이터가 받아들일 수 있는 형식으로 문장을 재조립한다. 본고에서는 이 과정을 요약하여 설명 하고자 한다.

• E2M - 전기 전자와 첨단 소재
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• 제17권8호
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• pp.3-12
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• 2004

유기 박막 트랜지스터 (Organic Thin film Transistors ； 이하 OTFT)는 1986년부터(1) 반도체 장치의 새로운 부류로 급속하게 발전해 오고 있다. 반도체 산업에 있어 이러한 유기물질의 큰 발전은 1947년에 있었던 최초의 inorganic FET (Field Effect Transistor) 탄생에 버금갈 만한 성과라고 여겨진다.(중략)

• 대한기계학회:학술대회논문집
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• 대한기계학회 2005년도 창립60주년 기념 추계 학술대회
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• pp.240.1-240.1
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• 2005

• 한국재료학회:학술대회논문집
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• 한국재료학회 2007년도 추계학술발표대회 및
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• pp.30.2-30.2
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• 2007

• 한국재료학회:학술대회논문집
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• 한국재료학회 2007년도 추계학술발표대회 및
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• pp.85.1-85.1
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• 2007

• 과학과기술
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• 제35권7호통권398호
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• pp.32-33
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• 2002

삼성종합기술원 최원봉박사팀은 과제를 시작한지 1년도 안돼 나노튜브를 선택 성장하고 직격을 조절하는 기술을 개발했으며 트랜지스터 작동이 됨을 확인했다. 이 결과는 세계 최초의 탄소 나노튜브 위치제어 및 수직 트랜지스터 기술개발로 인정받았다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.765-768
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• 2003

본 논문에서는 Noise Figure, IP3, Gain, power dissipation들을 최대한 고려하여 간단하면서도 훌륭한 성능을 보이는 PCS용 1.9 GHz CDMA Low Noise Amplifier를 설계하였다. 비록 본 논문에서는 특정한 트랜지스터를 이용하여 설계하였지만, 다른 트랜지스터를 사용하여 이러한 방법으로 설계하여도 무관할 것이다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.7-17
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• 2010

본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누셀전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-${\mu}m$ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 $0.2156\;mm^2$이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30% 쓰기동작시 42% 동작소비전력이 적고, 대기전력 또한 64% 적게 소비함을 관찰하였다.