• 전자공학회논문지SC
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• 제37권1호
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• pp.40-48
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• 2000

저전압 저전력 신호 처리를 위한 새로운 바이폴라 선형 트랜스컨덕터와 이것을 이용한 연산 트랜스컨덕턴스 증폭기를 제안한다. 이 트랜스컨덕터는 이미터 디제네레이션 저항을 갖는 npn 차동쌍과 이 차동쌍에 직렬로 연결된 pnp 차동쌍으로 구성된다. 이 구성에서 넓은 선형성과 온도 안정성을 위해 pnp 차동쌍의 바이어스 전류는 npn 차동쌍의 출력 전류를 사용하고 있다. 제안한 OTA는 선형 트랜스컨덕터와 세 개의 전류 미러를 갖는 트랜스리니어 전류 셀로 구성된다. 제안된 트랜스컨덕터는 종래의 그것과 비교하였을 때 우수한 선형성과 저전압 저전력 특성을 갖는다. 실험 결과, 50 ${\mu}S$의 트랜스컨덕턴스를 갖는 트랜스컨덕턴스가 공급 전압 ${\pm}$3V에서 입력 전압 범위가 -2V에서 +2V 사이에 ${\pm}$0.06% 보다 작은 선형 오차를 갖는다. 전력 소비는 2.44 mW이다. 25 ${\mu}S$의 트랜스컨덕턴스를 갖는 OTA 시작품을 바이폴라 트렌지스터 어레이를 가지고 만들었다. OTA의 선형성은 제안한 트랜스컨덕터와 같다. OTA 회로는 또한 0.5 S/A의 감도로 바이어스 전류 변화에따라 4-디케이드(decade)에 걸쳐서 선형적인 트랜스컨덕턴스를 갖는다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.1-8
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• 2013

본 논문은 수동소자를 사용하지 않고 선형성 향상을 얻는 가변이득증폭기(VGA, variable gain amplifier) 설계에 관련된 것이다. 이 제안된 VGA는 전류 귀환 증폭기 구조를 이용하고, 이득은 입력단과 귀환부의 트랜스컨덕턴스(GM) 비로 얻어진다. 선형성과 높은 이득을 얻기 위하여 귀환 트랜스컨덕턴스에 전류 분할 기법과 소스 축퇴(degeneration) 기법을 사용하였다. 이득의 변화는 가변 정류기로 입력 트랜스컨덕턴스의 바이어스 전류를 변화시켜 얻을 수 있다. 이 VGA는 $0.35{\mu}m$ CMOS공정을 사용하여 설계하였고, 저 전력을 위해 sub-threshold 영역에서 동작시키게 하였다. 가변 이득은 23dB~43dB의 결과를 얻도록 하였고, 소모 전류는 3.3V에서 $2.82{\mu}A{\sim}3{\mu}A$ 이다. 이 VGA가 차지하는 칩 면적은 $120{\mu}m{\times}100{\mu}m$이다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.30-38
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• 1998

본 논문에서는 능동필터 설계시 기본 블록으로 이용될 수 있으며, 저전압 고주파에서 동작 가능한 새로운 구조의 CMOS 전류모드 적분기를 제안하였다. 더불어 전압조절을 통해 그 이득과 주파수를 제어할 수 있는 트랜스컨덕턴스 제어회로를 설계하였다. 제안된 적분기는 CMOS 상보형 회로로 구성하였으며, 따라서 적분기의 단위이득주파수에 영향을 주는 적분기의 트랜스컨덕턴스를 증가 시켰다. 제안된 적분기의 단위이득 주파수는 NMOS-gm을 가지는 기존의 적분기에 비하여 두 배 가까이 증가되었다. 또한 트랜스컨덕턴스 제어회로를 이용하여 능동필터의 공정시 나타날 수 있는 오차를 줄이고, 그 용도에 따라 주파수와 이득제어를 가능하게 하였다. 이의 응용회로로서 3차 체비셰프 저역필터를 0.8㎛ CMOS 파라메터를 이용하여 설계하였으며, 이러한 결과들은 소신호 해석 및 0.8㎛ 공정 파라미터를 갖는 HSPICE 시뮬레이션을 통하여 검증되었다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.59-65
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• 1998

본 논문에서는 트랜스컨덕턴스 특성을 개선한 새로운 CMOS Rail-to-Rail 입력단 회로를 설계하였다. 회로 모의 실험기 HSPICE를 통해서 새로운 입력단 회로의 동상 입력 전압 범위에 대한 새로운 회로의 성능을 검증하였다. 새로운 입력단 회로는 기존의 Rail-to-Rail 입력단 회로에 동상 입력 전압에 따라서 동작조건이 변하는 4개의 입력 트랜지스터와 4개의 전류원/싱크를 추가함으로써 구성된다. 새로운 입력단 회로는 두 차동 회로 중에서 어느 한 회로만이 동작하는 영역에서는 신호증폭에 기여하는 트랜지스터의 DC 전류양에는 영향을 미치지 않는 반면, 두 차동 회로가 모두 동작하는 영역에서는 신호증폭에 기여하는 트랜지스터의 DC 전류양을 1/4로 감소시킨다. 그 결과 새로운 입력단 회로는 강반전 영역에서 전 동상 입력 전압 범위에 걸쳐 거의 일정한 트랜스컨덕턴스 특성과 단일 이득 주파수 특성을 보이며 전 동상 입력 전압 범위에 대해서 최적의 주파수 보상을 가능하게 한다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.29-36
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• 2000

본 논문에서는 트랜지스터 동작영역에 독립적인 일정 트랜스컨덕턴스 rail-to-tail 입력회로 및 AB-급 출력회로를 갖는 2단 연산증폭기를 제시한다. rail-to-rail 입력회로는 추가 NMOS 및 PMOS 차동 입력단 구조를 사용하여, 전체 동상 입력 전압에서 항상 일정한 트랜스컨덕턴스를 갖도록 하였다. 이러한 입력단 회로는 기존 MOS의 정확한 전류-전압 관계식을 사용하지 않고, 트랜지스터의 동작영역에서, 즉 강 반전 및 약 반전, 독립적인 새로운 광역 선형 전류관계를 제안한다. 본 논문에서 제안한 입력단 회로를 SPICE를 사용하여 모의실험 결과, 전체 동상 입력 전압에 대해서 4.3%의 변화율이 나타남을 검증하였다. AB-급 출력단 회로는 공급 전압원에 독립적인 일정한 동작 전류값을 갖고, 출력 전압은 Vss+0.1에서 Vdd-0.15까지 구동하는 전압 특성을 나타내었다. 또한 출력단은 AB-급 궤환 제어 방식을 사용하여 저전압에서 동작 할 수 있다. 전체 연산 증폭기의 단일-이득 주파수 및 DC 전압이득 변화율은 각각 4.2% 및 12%로 나타냈다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.87-93
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• 2010

이 글은 공정, 전압, 온도 변화를 극복하기 위한 2단계 자동 트랜스컨덕턴스 조절 기능을 가진 저전력, 광대역 전압제어발진기의 설계에 관한 논문이다. 광대역에서 전압제어발진기를 발진시키기 위해, 디지털 자동 트랜스컨덕턴스 조절 루프와 아날로그 자동 진폭조절 루프가 사용되었다. 전압제어발진기의 출력 스윙 크기에 따라 트랜지스터의 바디전압을 조절하는 기능도 저전력 구현을 위해 설계되었다. 소모전류는 1.2 V 공급전압에서 2 mA에서 6 mA까지 1 mA 단위로 조절된다. 전압제어발진기의 튜닝 범위는 2.35 GHz에서 5 GHz까지 2.65 GHz로써 72%이다. 위상잡음은 중심주파수 3.2 GHz를 기준으로 1MHz 떨어진 지점에서 -117 dBc/Hz 이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.773-776
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• 2014

본 연구에서는 채널 길이와 폭의 변화에 따른 실리콘 나노와이어 MOSFET 소자의 아날로그 특성을 비교 분석 하였다. 측정 온도는 $30^{\circ}C$, $50^{\circ}C$, $75^{\circ}C$, $100^{\circ}C$이다. 사용된 소자의 폭은 20nm, 30nm, 80nm, 130nm 와 길이는 250nm, 300nm, 250nm, 500nm을 사용하였다. 소자의 아날로그 특성은 이동도, 트랜스컨덕턴스, Early 전압, 전압이득, 드레인 전류 이다. 이동도는 폭이 증가함에 따라 증가하고 길이와 온도가 증가할수록 감소한다. 트랜스 컨덕턴스는 폭이 증가하면 증가한다. Early 전압은 길이와 온도가 증가함에 따라 증가하고 폭이 증가함에 따라 감소한다. 따라서 이득은 폭의 감소와 길이가 증가함에 따라 증가하고 온도가 증가함에 따라 감소하는 것을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.162-162
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• 1999

초고주파 집적회로의 핵심소자로 각광을 받고 있는 GaAs MESFET(MEtal-emiconductor)은 게이트 형성 공정이 가장 중요하며, WNx 내화금속을 이용한 planar 게이트 구조의 경우 임계전압(Vth:threshold voltage)의 균일도가 우수할 뿐만 아니라 특히 Side-wall을 이용한 self-align 게이트는 소오스 저항을 줄일 수 있어 고성능의 소자 제작을 가능하게 한다.(1) 본 연구의 핵심이 되는 Side-wall을 형성하기 위하여 PECVD법에 의한 SiOx 박막을 증착하고, 건식식각법을 이용하여 SiOx side-wall을 형성하였다. 이 공정을 이용하여 소오스 저항이 낮고 임계전압의 균일도가 우수한 고성능의 self-aligned gate MESFET을 제작하였다. 3inch GaAs 기판상에 이온주입법에 의한 채널 형성, d.c. 스퍼터링법에 의한 WNx 증착, PECVD법에 의한 SiOx 증착, MERIE(Magnetic Enhanced Reactive Ion Etcing)에 의한 Side-wall 형성, LDD(Lightly Doped Drain)와 N+ 이온주입, 그리고 RTA(Rapid Thermal Annealing)를 사용하여 활성화 공정을 수행하였다. 채널은 40keV, 4312/cm2로, LDD는 50keV, 8e12/cm2로 이온주입하였고, 4000A의 SiOx를 증착한 후 2500A의 Side-wall을 형성하였다. 옴익 접촉은 AuGe/Ni/Au 합금을 이용하였고, 소자의 최종 Passivation은 SiNx 박막을 이용하였다. 제작된 소자의 전기적 특성은 hp4145B parameter analyzer를 이용한 전압-전류 측정을 통하여 평가하였다. Side-wall 형성은 0.3$\mu\textrm{m}$ 이상의 패턴크기에서 수직으로 잘 형성되었고, 본 연궁에서는 게이트 길이가 0.5$\mu\textrm{m}$인 MESFET을 제작하였다. d.c. 특성 측정 결과 Vds=2.0V에서 임계전압은 -0.78V, 트랜스컨덕턴스는 354mS/mm, 그리고 포화전류는 171mA/mm로 평가되었다. 특히 본 연구에서 개발된 트랜지스터의 게이트 전압 변화에 따른 균일한 트랜스 컨덕턴스의 특성은 RF 소자로 사용할 때 마이크로 웨이브의 왜곡특성을 없애주기 때문에 균일한 신호의 전달을 가능하게 한다. 0.5$\mu\textrm{m}$$\times$100$\mu\textrm{m}$ 게이트 MESFET을 이용한 S-parameter 측정과 Curve fitting 으로부터 차단주파수 fT는 40GHz 이상으로 평가되었고, 특히 균일한 트랜스컨덕턴스의 경향과 함께 차단주파수 역시 게이트 바이어스, 즉 소오스-드레스인 전류의 변화에 따라 균일한 값을 보였다. 본 연구에서 개발된 Side-wall 공정은 게이트 길이가 0.3$\mu\textrm{m}$까지 작은 경우에도 사용가능하며, WNx self-align gate MEESFET은 낮은 소오스저항, 균일한 임계전압 특성, 그리고 높고 균일한 트랜스 컨덕턴스 특성으로 HHP(Hend-Held Phone) 및 PCS(Personal communication System)와 같은 이동 통신용 단말기의 MMICs(Monolithic Microwave Integrates Circuits)의 제작에 활용될 것으로 기대된다.

• 한국컴퓨터산업학회논문지
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• 제2권10호
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• pp.1253-1260
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• 2001

본 논문에서는 저전압(2V) 동작이 가능하고 각종 외부 환경으로부터 소자 정보 보호에 적용할 수 있는 완전차동 구조의 아날로그 능동소자에 전압조절을 위한 튜닝회로를 추가한 능동소자를 제안하였다. 아날로그 능동소자는 이득특성에 영향을 주는 트랜스컨덕턴스값을 증가시키기 위해 CMOS 상보형 캐스코드 방식을 이용하여 구성되었다. $0.25\mutextrm{m}$ CMOS n-well 공정 파라미터를 이용한 HSPICE 시뮬레이션 결과, 제안된 아날로그 능동소자는 비우성극점의 제거로 안정성이 향상되었으며, 2V 공급전압하에서 42㏈의 이득값과 200MHz의 단위이득주파수 특성을 나타내었다. 소비전력값은 0.32mW를 나타내었다.

• 한국음향학회지
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• 제16권3호
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• pp.106-113
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• 1997

본 논문에서는 저전압 아날로그-디지털 혼성모드 신호처리를 위한 3V CMOS 연속시간 완전균형 적분기가 설계되었다. 설계된 완전균형 적분기의 기본구조는 NMOS와 PMOS 트랜지스터를 이용한 상보형 회로이며, 이러한 상보형 회로는 적분기의 트랜스컨덕턴스를 증가시킬수 있는 장점이 있다. 그리고 트랜스컨덕턴스의 증가는 적분기의 단위이득 주파수, 폴 그리고 영점을 증가시킨다. 소신호해석과 SPICE 시뮬레이션을 통해 기존의 적분기들과 비교하여 이러한 개선점들을 증명하였다. 0.8 3V CMOS CMOS 공정 파라미터를 이용하여 완전균형 상보형 적분기의 응용회로로서 3차 능동 지역통과 필터를 설계하였다.