• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1022-1032
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• 2002

테스트와 동시에 오류 비트의 수와 위치를 파악하도록 하여 redundancy 프로그래밍이 용이한 다수 비트 출력 DRAM을 위한 BIST 구조가 소개되었다. 일반적으로, DRAM 셀이 n개의 블록으로 구성된 경우에, 단지 n개의 비교기와 한 개의 3가지 상태 엔코더를 사용하여, 무오류 상태, 한 개의 오류가 있을 경우, 오류상태 및 오류비트가 존재하는 블록의 위치, 두개의 블록에 오류가 있을 경우 오류 상태 등 총 n ＋ 2개의 상태를 나타낼 수 있다. 제안된 방법을 통하여, 두개 이상의 블록에 오류가 있을 경우, 오류 비트의 위치와 수를 파악하는 방법으로 용이하게 확장 구현가능하다. 8블록으로 구성된 64MEG DRAM 경우의 성능 비교 결과 단지 0.115%의 칩 면적 증가로, 테스트 및 redundancy 프로그래밍 시간이 1/750로 감소하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
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• pp.835-837
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• 2005

이동기기들이 늘어가고 있는 추세에서 기기들의 구성품인 디지털 회로들의 테스트 시간과 전력소모는 성능에 상당한 영향을 미친다. 테스트 시간을 줄이는 방법은 병렬 코어 테스트 방법으로 줄일 수 있으나, 다양한 코어들이 동시에 테스트 되면 많은 전력 소모를 야기 시킨다. 스캔 구조를 기반으로 한 회로에서 전력 소모는 테스트 데이터의 불필요한 천이에 의해 많이 발tod한다. 그러므로 스캔 체인을 수정함으로 인해 입력 값과 출력 간의 천이를 줄일 수 있다. 제안하는 스캔 체인의 수정은 스캔 셀의 재배치와 특정한 회로의 추가로 이루어진다. 또한 회로의 추가는 그에 적합한 그룹화를 시킴으로써 최소의 수를 결정한다. 천이 주기를 해석하여 효과적인 알고리즘을 세움으로써 최적의 스캔 체인구조와 그룹을 구함으로써 전력 소모를 최소화할 수 있다.

• 한국전자파학회지:전자파기술
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• 제23권1호
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• pp.78-83
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• 2012

• 전력전자학회:학술대회논문집
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• 전력전자학회 2016년도 전력전자학술대회 논문집
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• pp.383-384
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• 2016

본 논문에서 shock test를 적용한 고출력 리튬이온 원통형 셀의 내부 전기화학적 특성을 비교하였다. 용량이 동일한 고출력 리튬이온 원통형 셀을 사용하여 shock test를 적용하였다. 충격 전후에 OCV (Open Circuit Voltage) 및 HPPC (Hybrid Pulse Power Characterization) 테스트 기반 방전용량 및 내부저항을 측정하였으며 이를 통해 각 고출력 리튬이온 원통형 셀의 일정한 변화율을 확보하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (하)
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• pp.1379-1382
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• 2001

본 논문에서는 ATM 망에서의 통합 네트워크 구현을 위한 IP data packet를 처리하기 위한 AAL type5 프로토콜 프로세서를 설계 및 구현하였다. AAL 계층의 중요 기능들은 ITU-T Recommendation 1.363과 1.363.5 에 근거하여 설계하였다. AAL 계층의 주요한 역할은 데이터의 Segmentation 및 셀의 Reassembly를 하는 것으로, Segmentation 과정에서는 상위 계층의 연속적인 데이터를 Segmentation하여 53-byte 크기의 ATM 셀을 구성하는 기능이다. Reassembly 과정에서는 들어오는 셀들을 연속적인 데이터로 만들어 AAL 계층 보다 상위 계층으로 전달하는 것이다. 이 과정에서 셀의 Header 를 확인한 후 crc-32를 통한 오류 검정을 거치게 되며, 데이터에 오류가 있을 경우에는 해당 셀을 버리고 오류가 없을 시에만 상위 계층으로 전달한다. 본 논문에서 구현한 AAL Type 5 프로세서는 향후 모든 Type의 data를 수용하는 칩 개발에 유용할 것으로 사료된다. 본 논문에서 원할한 테스트를 위해 데이터의 loop back 신호 DLB를 사용했다 VHDL 해석기로는 Synopsys 사의 VHDL Analyzer를 사용하였고, Design Compiler로 회로를 합성하였다.

• 대한전자공학회논문지SP
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• 제38권4호
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• pp.77-77
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• 2001

MMMF(Modified 2D Multi-shell Median Filter)를 기초로 하여 가변 문턱 조건과 홀/짝수 다중셀을 이용한 Adaptive Odd/Even MMF(Multi-shell Median Filter)를 제안하였다. 제안된 알고리즘은 MATLAB을 이용하여 연구하고 테스트하였다. 제안된 알고리즘의 성능은 이미 잘 알려진 이미지에 임펄스 노이즈(Impulse Noise)와 Line Missing을 적용하여 평가하였고 이를 FPGA로 구현하였다. 제안된 가변 문턱 조건은 연산 시간과 불필요한 재배치를 줄였고, 홀수 셀과 짝수 셀은 각각 십자 방향과 대각선 방향의 Line Missing을 복구하였다. 특히 짧은 연산 시간으로 실시간을 요구하는 이미지 처리 분야에서 효과적으로 이용할 수 있다.

• 전자공학회논문지 IE
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• 제45권3호
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• pp.5-12
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• 2008

디지털 논리회로의 테스트 데이터와 전력소비를 단축시킬 수 있는 효율적인 테스트 방법을 제안한다. 제안 하는 테스트 방법은 테스트장비내의 테스트 데이터 저장 공간을 줄이는 하이브리드 run-length 인코딩 벙법에 기초하고, 수정된 Bus-invert 코딩 방법과 스캔 셀 설계를 제안하여, 스캔 동작시의 개선된 전력 단축효과를 가져온다. ISCAS'89 벤치마크 회로의 실험결과 고장 검출율의 저하 없이 평균 전력은 96.7%, 피크전력은 84%의 단축을 보이며 테스트 데이터는 기존 방법보다 78.2%의 압축을 갖는다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.44-52
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• 2002

반도체 기술의 발달로 인하여 메모리가 고집적화 됨에 따라 테스트의 복잡도와 시간도 같이 늘어나게 되었다. 실제로 널리 쓰이는 메모리 테스트 방법인 March 알고리듬은 DRAM에서 발생되는 고장을 검출하기 위해 고안된 것이다. 그러나 DRAM의 집적도가 증가함으로 반드시 고려해야 하는 이웃 패턴 감응 고장을 기존의 March 알고리듬으로는 테스트할 수 없고 DRAM의 이웃 패턴 감응 고장을 테스트하기 위한 기존 알고리듬들은 메모리 셀의 개수를 n이라고 할 때 $O(N^2)$의 복잡도를 갖기 때문에 테스트 시간을 많이 소요하게 된다. 본 논문에서는 메모리 테스트에 많이 쓰이는 March 알고리듬을 확장하여 메모리의 이웃 패턴 감응 고장 검출율을 효과적으로 높일 수 있는 알고리듬을 제안하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권1호
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• pp.99-107
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• 2001

본 논문에서는 내장 메모리 테스트를 위해 메모리 테스트 알고리즘인 10N March 테스트 알고리즘을 회로로 구현하였으며, 구현된 내장 메모리 BIST 회로를 제어하기 위해 IEEE 1149.1 표준안을 회로로 구현하였다. 구현된 내장 메모리 테스트 회로는 워드 단위의 메모리를 위한 변경 데이터를 이용함으로써 워드 단위 메모리의 고착 고장, 천이 고장, 결합 고장을 완전히 검출할 수 있다. 구현된 회로는 Verilog-HIDL을 이용하여 구현하였으며, Synopsys에서 합성하였다. 합성된 메모리 테스트 회로와 IEEE 1149.1 회로의 검증은 메모리 컴파일러에 의해 생성된 메모리 셀과 VerilogXL을 이용하여 수행하였다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.45-50
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• 2007

본 논문에서는 상변환 메모리 (phase-change random access memory: PRAM)의 저전력 선택적 데이터 쓰기(selective data write: SDW) 기법을 제안하였다. PRAM은 쓰기 동작 과정에서 큰 전류를 오랜 시간동안 소모하기 때문에 큰 쓰기 전력을 소모한다. 이 쓰기 전력을 줄이기 위하여, SDW 기법은 쓰기 동작 과정에서 PRAM 셀에 데이터를 쓰기 전에 우선 저장될 셀의 데이터를 읽어온다. 셀의 기존 데이터와 새롭게 저장할 데이터를 비교하여, 입력된 데이터와 저장된 데이터가 다른 경우에만 PRAM 셀에 데이터 쓰기를 수행한다. 제안된 쓰기 기법을 사용하여 전력 소모를 반 이상으로 줄일 수 있다. 1Kbits ($128{\times}8bits$) PRAM 테스트 칩을 $0.5{\mu}m$ GST 셀과 $0.8{\mu}m$ CMOS 공정을 사용하여 구현하였다.