• 한국정보통신학회논문지
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• 제16권4호
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• pp.643-653
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• 2012

본 논문에서는 버퍼 삽입 방법에 기반한 다중 클록 영역에서의 클록 트리 합성(clock tree synthesis, CTS) 기법에 대해서 논의한다. CTS를 수행하는데 있어서 준비해야하는 사항들과 실제적인 CTS 수행 방법들에 대해서 세부적인 기술들을 제안한다. 또한 CTS 수행 이후의 후처리 과정에 대해서도 제안한다. 버퍼 삽입 기반의 CTS는 기존에도 사용되는 방법인데 본 논문은 ASIC 및 SoC 상용 작업 현장에서 사용될 수 있는 실전적인 기법들에 대해서 논의하고자 한다. CTS는 사용되는 툴에 매우 의존적인데 본 논문은 Synopsys의 Astro를 대상으로 하였고, 이 툴을 이용하여 CTS를 수행하기 위한 세부적인 기술들에 대해서 이론을 바탕으로 경험적이고 고급적인 기법들을 제안한다. 본 논문을 통해 제안된 기법들은 많은 백앤드(backend) 설계자들에게 좋은 가이드가 될 것으로 기대한다.

• 한국정보통신학회논문지
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• 제16권12호
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• pp.2731-2740
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• 2012

ASIC(application specific integrated circuit) 과정은 칩을 제작하기 위한 다양한 기술들의 집합이다. 일반적으로 RTL 설계, 합성, 배치 및 배선, 저전력 기법, 클록 트리 합성, 및 테스트와 같은 대표적인 과정들에 대해서는 많은 연구가 진행 되었고, 지금도 많은 연구가 진행 중이다. 본 논문에서는 이러한 ASIC 방법론에서 전력 플랜과 관련하여 경험적이고 실험적인 전력 스트랩 배선(power strap routing) 방법 기법에 대해서 제안하고자 한다. 먼저 수직 VDD 및 VSS와 수평 VDD 및 VSS를 위한 스트랩의 배선을 수행하고, 이 과정에서 발생하는 문제를 해결하기 위한 기법을 제안한다. 배선 가이드를 생성해서 의도하지 않는 배선을 방지하고, 차후를 위해서 배선 가이드에 대한 정보를 저장한다. 다음으로 불필요한 전력 스트랩을 제거하고, 매크로 핀에 대해 미리 배선을 수행한다. 마지막으로 배선 가이드를 이용하여 최종적인 전력 스트랩 배선을 완료한다. 이러한 과정을 통해서 전력 스트랩이 효율적으로 배선되는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.94-104
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• 2008

본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC의 구조를 제안한다. 곱셈과 누적 덧셈 연산을 통합하고 하이브리드 형태의 CSA 구조를 고안하여 임계경로를 감소시키고 출력율을 개선하였다. 즉, 가장 큰 지연시간을 갖는 누적기 자체를 제거하고 누적기의 기능을 CSA에 포함시킴으로써 전체적인 성능을 향상시킨다. 제안된 CSA 트리는 1의 보수 기반의 MBA 알고리즘을 이용하고, 연산자의 밀도를 높이고자 부호비트를 위한 수정된 배열형태를 갖는다. 또한 최종 덧셈기의 비트수를 줄이기 위해서 CSA 트리 내에 2비트 CLA를 사용하여 하위 비트의 캐리를 전파하고 하위 비트들에 대한 출력을 미리 생성한다. 또한 파이프라인의 효율을 최적화시켜 출력율을 증가시키고자 최종 덧셈기의 출력이 아닌 합과 캐리 형태의 중간 연산결과들을 누적시킨다. 제안한 하드웨어를 설계한 후에 $250{\mu}m,\;180{\mu}m,\;130{\mu}m$, 그리고 90nm CMOS 라이브러리를 이용하여 합성하였다. 이론 및 실험적인 결과를 토대로 제안한 MAC의 하드웨어 자원, 지연시간, 그리고 파이프라인 등의 결과에 대해 분석하였다. 지연시간은 수정된 Sakurai의 alpha power low를 이용하였다. 결과를 살펴보면 제안한 MAC은 표준 설계에 대해서는 여러 측면에서 매우 우수한 특성을 보였고, 최근 연구와 비교할 때 클록속도는 거의 유사하면서 성능은 두 배로 우수하였다.