• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.10a
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• pp.253-255
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• 2017

본 논문에서는 IoT 디바이스의 인증암호를 위한 AES-GCM 암호코어를 설계하였다. AES-GCM 코어는 블록암호 AES와 GHASH 연산으로 기밀성과 무결성을 동시에 제공한다. 기밀성 제공을 위한 블록암호 AES는 운영모드 CTR과 비밀키 길이 128/256-bit를 지원한다. GHASH 연산과 AES 암호화(복호화)의 병렬 동작을 위해 소요 클록 사이클을 일치시켜 GCM 동작을 최적화 하였다. 본 논문에서는 AES-GCM 코어를 Verilog HDL로 모델링 하였고 ModelSim을 이용한 시뮬레이션 검증 결과 정상 동작함을 확인하였으며 Xilinx Virtex5 XC5VSX95T FPGA 디바이스 합성결과 4,567 슬라이스로 구현되었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2014.10a
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• pp.962-964
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• 2014

신호처리 시스템에서 FFT는 많이 사용되고 있으며, 고속화를 위하여 많은 연구가 진행되어 왔다. FFT은 통신, 영상처리, 레이더 등 많은 영역에서 직접 또는 변형되어 많이 활용되고 있으나 실시간 처리 속도 한계와 가격의 문제로 FFT 길이가 제한되는 경우가 많다. 본 연구에서는 TI사의 고속 DSP인 8 core의 TMS320C6678에 OpenMP 병렬처리 기법으로 FFT를 구현한 결과를 제시한다. 속도 개선을 위한 다양한 병렬처리 방안에 대하여 단일 FFT의 길이별 성능과 다중 FFT를 처리하기 위한 방안을 제안하였다. 이러한 OpenMP기반의 FFT는 DSP간 hyperlink 연결로 다수의 DSP로 병렬처리로 성능 개선이 가능하며, 본 연구에서는 16 core로 확장하여 그 성능이 30% 내외 개선되는 것을 보였다. 본 연구 결과는 초 고속 신호처리가 요구되는 의료영상, 초고해상도 영상처리, 고정밀 레이더 등에 활용이 가능할 것이다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2014.01a
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• pp.383-384
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• 2014

본 논문에서 제시된 배전 선로용 자계 검출 센서는 비접촉형이며, 페라이트 코어로 구성되어 있다. 시편 코어의 권선수 및 길이의 변화에 따른 특성을 조사한 결과 탐색 코일의 권선수가 5,000턴이고 이격 거리가 6[cm] 이내에서 활선 여부를 검출할 수 있었으며, 전선과의 이격 거리에 대해서 자계의 세기가 제곱에 반비례로 감소하는 것을 확인할 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.31 no.3A
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• pp.368-376
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• 2006

This paper describes a Fcore_GenSim(Parameterized FFT Core Generation & Simulation Program), which can be used as an essential If(Intellectual Property) in various OFDM modem designs. The Fcore_Gensim is composed of two parts, a parameterized core generator(PFFT_CoreGen) that generates Verilog-HDL models of FFT cores, and a fixed-point FFT simulator(FXP_FFTSim) which can be used to estimate the SQNR performance of the generated cores. The parameters that can be specified for core generation are FFT length in the range of 64 ~2048-point and word-lengths of input/output/internal/twiddle data in the range of 8-b "24-b with 2-b step. Total 43,659 FFT cores can be generated by Fcore_Gensim. In addition, CBFP(Convergent Block Floating Point) scaling can be optionally specified. To achieve an optimized hardware and SQNR performance of the generated core, a hybrid structure of R2SDF and R2SDC stages and a hybrid algorithm of radix-2, radix-2/4, radix-2/4/8 are adopted according to FFT length and CBFP scaling.

• Information and Communications Magazine
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• v.15 no.11
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• pp.124-142
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• 1998

ETSI BRAN (Broadband Radio Access Network)는 고속 무선 LAN 또는 고정 광대역 무선액세스 네트워크에서의 무선 접촉 계층과 ATM 및 IP(Internet Protocol) 코어 네트워크와의 연동을 위한 일부 기능을 표준화하기 위한 과제이다. 특히, BRAN의 HIPERLAN type-2(HIPERLAN/2)의 경우에는 과제의 범위는 무선 접속면, 무선 부시스템에서의 서비스 인터페이스, 서비스 구현에서 요구되는 연동 및 각종 지원 기능을 표준화하며, 무선 접속면의 경우에는 다수 벤더간의 상호 호환성을 제공할 수 있는 인터페이스를 구현하는 것이다. HIPERLAN/2의 기술 규격은 코어 네트워크와 독립적인 물리계층 및 데이터 링크 제어 (DATA Link Control: DLC) 계층과 서로 상이한 코어 네트워크와의 연동을 위한 네트워크 수렴 부계층을 다루게 될 것이며, 초기 단계에서는 ATM과 IP 코어 네트워크와의 연동 기능을 제시하게 될 것이다. 따라서 HIPERLAN/2기반의 시스템 규격을 제시하기 위해서는 네트워크 계층 및 기타 상위 계층에 대한 규격이 요규되며, 이는 ATM Forum에서의 무선 ATM 신호 방식 규격, IETF(Internet Engineering Task Force)의 IP규격, 그리고 ETSI의 SMG (Special Mobile Group) 프로젝트에서 표준화되고 있는 UMTS (Universal Mobile Telecommunication Service) 규격 등과 접목될 것이다. 결과적으로 무선 ATM 관점에서는 완전한 시스템 규격 작성은 ETSI BRAN과 ATM Forum에서 무선 접속 규격과 이동성 관리 및 신호 방식으로 각각 이원화되어 진행되고 있다. 현재 물리 계층에서의 전송 방식은 OFDM(Orthogonal Frequency Division Multiplexing)으로 확정되었으며, DLC 계층에서는 고정 길이의 TDD (Time Division Duplexing) TDMA 프레임 구조를 기반으로 AP (Access Point)에 의해 동적으로 상향 링크 자원을 예약 할당하는 매체 접근 제어 (Medium Access Control: MAC) 프로토콜이 고려되고 있다. 이와 같은 DLC 계층에서는 기본적으로 짧은 길이의 패킷을 통해 다양한 대역폭의 멀티미디어 트래픽을 효율적으로 수용하면서 ATM 네트워크뿐만 아니라 향후 IP 네트워크에서 요구하는 각 서비스별 QoS (Quality of Service)를 개별적으로 보장할 수 있는 기능을 구현하고자 한다. 향후 이 부문에 대한 표준화가 본격적으로 진행될 것으로 예상되며 HIPERLAN/2의 경우에는 1999년 중반까지 1차 기능 규격을 완료할 예정이며, BRAN 전반에 대한 완전한 규격을 2002년까지 완성하는 것을 목표로 하고 있다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.5
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• pp.1015-1022
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• 2012

This paper deals with hardware design which unifies MD5 and HAS-160 hash algorithms. Two algorithms get a message with arbitrary length and process message blocks divided into 512 bits each time and output a hash code with a fixed length. MD5 ouputs a hash code of 128 bits and HAS-160 a hash code of 160 bits. The unified hash core designed has 32% of slices overhead compared to HAS-160 core. However, there is only a fixed message buffer space used. The unified hash core which run a step in one clock cycle operates at 92MHz and has performance which digests a message in the speed of 724Mbps at MD5 and 581Mbps at HAS-160 hash mode. The unified hash core which is designed can be applicable to the areas such as E-commerce, data integrity and digital signature.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.11
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• pp.2093-2099
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• 2016

This paper describes a design of crypto-processor that supports multiple block cipher algorithms of PRESENT, ARIA, and AES. The crypto-processor integrates three cores that are PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES), and AES-16b. The PRmo core implementing 64-bit block cipher PRESENT supports key length 80-bit and 128-bit, and four modes of operation including ECB, CBC, OFB, and CTR. The AR_AS core supporting key length 128-bit and 256-bit integrates two 128-bit block ciphers ARIA and AES into a single data-path by utilizing resource sharing technique. The AES-16b core supporting key length 128-bit implements AES with a reduced data-path of 16-bit for minimizing hardware. Each crypto-core contains its own on-the-fly key scheduler, and consecutive blocks of plaintext/ciphertext can be processed without reloading key. The crypto-processor was verified by FPGA implementation. The crypto-processor implemented with a $0.18{\mu}m$ CMOS cell library occupies 54,500 gate equivalents (GEs), and it can operate with 55 MHz clock frequency.

• Proceedings of the KIEE Conference
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• 2005.07c
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• pp.2380-2382
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• 2005

UV-LIGA 공정을 이용하여 3차원 마이크로 인덕터 제작 기술에 관하여 연구하였다. 마이크로 인덕터의 코일, 비아(via), 코어(core)의 Multi-layer 제작을 위해 UV-LIGA 공정을 이용하였으며, 전해도금(electro plating)을 위한 씨올기(seed layer)로서는 e-beam evaporator를 이용하여 금속을 증착하였다. 3차원 마이크로 인덕터의 도금 방법으로는 전해도금을 사용하였으며, 코일과 비아 부분은 구리(Cu) 전해도금, 코어 부분은 니켈(Ni)과 철(Fe)의 합금인 퍼멀로이(Ni/Fe) 전해도금을 하였다. 3차원 마이크로 인덕터의 샘플크기로는 코어의 폭은 $300{\mu}m$, 전체 길이는 9.2mm, 두께는 $20{\mu}m$의 구조로 제작되었으며, 코일 부분은 폭이 $40{\mu}m$, 두께는 $30{\mu}m$이며, 코일턴 수는 70회의 구조로 제작하였다.

• Proceedings of the Korean Society of Propulsion Engineers Conference
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• 2002.04a
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• pp.44-45
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• 2002

일반적으로 노즐이나 오리피스로부터 방출되는 초음속 단일 자유제트 유동의 경우, 제트내부에서 발생하는 충격파 시스템이나, 제트경계의 형상 그리고 제트코어의 길이 및 초음속 영역의 길이 등은 종래의 연구로부터 비교적 잘 알려져 있다. 이들 연구에 의하면, 제트의 압력비가 어느 정도 증가하게 되면, 노즐 하류에서 제트내부에는 마하 디스크가 발생하게 되며, 제트유동은 압축과 팽창을 반복하는 구조로 된다. 또 노즐 출구로부터 마하 디스크까지의 거리와 마하 디스크의 직경 등은 노즐의 압력비의 함수로 주어진다고 알려져 있다.

• Journal of the Society of Disaster Information
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• v.13 no.3
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• pp.366-375
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• 2017

Internal factors having effects on compressive strength test results of concrete include size, shape, height-diameter ratio(h/d), section processing method, dryness and wetness, etc. of the specimen. As it is difficult to ensure dimensions of core specimen due to rebar cutting from rebar spacing, wall thickness, effects on the structure, etc. when taking core of the concrete structure, correction of dimensions and h/d of the specimen become important for quality control of the concrete. Thus, in order to review effects of specimen size and height-diameter ratio for the concretes with compressive strength within 40~60MPa, this study has experimentally reviewed compressive strength test values by applying correction factors pursuant to KS F 2422 (Method of obtaining and testing drilled cores and sawed beams of concrete), when changing specimen diameter to ${\emptyset}5{\sim}15cm$, and h/d to 2.0~1.25.