• Proceedings of the KIPE Conference
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• 2020.08a
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• pp.271-273
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• 2020

SiC 기반의 전력용 반도체 소자들은 스위칭 속도가 빠르고 높은 차단 전압을 가져 dv/dt가 크다. 중전압 이상에서 게이트 드라이버에 절연된 전원 공급을 하기 위해 소형 변압기가 사용된다. 하지만 변압기의 1, 2 차 권선 사이에 수십 pF 이상의 기생 커패시턴스가 존재하며, 높은 전압을 고속으로 스위칭 하게 될 경우 기생 커패시턴스를 통해 제어부로 공통 모드 전류가 흘러 오작동을 야기할 수 있다. 본 연구에서는 변압기를 대체하여 무선전력전송 코일을 이용한 게이트 드라이버용 절연된 전원공급 장치를 제안한다. 무선전력전송 코일 사이의 거리를 수 mm 이상 이격시켜 코일 사이의 기생 커패시턴스를 1 pF 이하로 줄이고 높은 절연 특성을 가질 수 있다. 무선전력 전송의 공진 토폴로지는 직렬-병렬을 선택했고, 2 MHz에서 높은 효율을 갖도록 I-core 코일을 2.2cm × 1.5cm × 1.7cm으로 제작해 검증했다.

• 한국전기화학회:학술대회논문집
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• 2001.04a
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• pp.22-22
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• 2001

• 한국전기화학회:학술대회논문집
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• 2003.04a
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• pp.62-62
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• 2003

• KIPE Magazine
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• v.25 no.3
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• pp.38-44
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• 2020

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.284-284
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• 2012

본 연구에서는 다이오드 소자의 온도 증가에 따른 C-V 특성을 분석하였다. 180 kHz 주파수 조건에서 온도는 300 K에서 450 K까지 50 K 간격으로 가변하였다. 측정 결과 reverse bias 영역에서는 커패시턴스의 온도 의존성이 없었으나, forward bias 영역에서는 온도가 증가함에 따라 동일 전압에서의 커패시턴스가 증가하였다. 이로부터 온도가 증가 할수록 소자가 반전(inversion) 상태에서 축적(accumulation) 상태로 빨리 전환함을 확인하였으며, 1/C2-V 그래프로부터 온도 증가에 따른 전위장벽(Built-in potential, Vbi) 감소를 확인하였다. 전위장벽은 0.63 V에서 0.31 V로 온도 상승에 따라 약 0.1 V씩 감소하였다. 이는 energy band diagram에서 p-type 영역과 n-type 영역의 energy band 차가 감소해 공핍층 영역의 폭이 좁아짐을 의미한다. 공핍층의 두께 감소로 다이오드 전류의 급격한 증가뿐 아니라 위에서 언급한 바와 같은 C-V 특성을 보였다. 이번 연구에서는 기존의 보편화 된 I-V 측정을 통한 다이오드 소자 분석과는 달리 온도 변화에 따른 C-V 분석을 통해 소자 내부의 전위 장벽 및 공핍층 폭 감소에 따른 소자 특성 변화를 분석하였다.

• Journal of the Korean Ceramic Society
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• v.38 no.7
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• pp.639-642
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• 2001

전형적인 비저항-온도 특성을 갖는 BaTiO$_3$계 PTC 세라믹을 일반적인 세라믹 공정을 이용하여 제조하였고, 결정립계면에 형성된 전위장벽의 높이를 구하였다. ZnO 바리스터의 전위장벽을 구하기 위해 이용되었던 커패시턴스-전압 관계식과는 다른 새로운 관계식을 제안하였고, 기존의 비저항-온도 관계식을 다소 변경한 관계식을 이용하여 전위장벽을 구하였다. 두 관계식으로부터 구한 전위장벽의 높이는 매우 유사한 값을 보이고 있으며 타 연구자들에 의해 보고된 값과도 잘 일치하고 있다. 비저항-온도 관계식과 커패시턴스-전압 관계식을 이용하여 130-18$0^{\circ}C$ 구간에서 구한 전위장벽의 크기는 각각 0.41-0.76V와 0.36-0.80V이었다.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.11
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• pp.932-939
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• 2000

본 논문은 정적 CMOS 회로의 단락 전류로 인한 전력소모와 게이트의 전달 지연시간을 구하기 위한 간단한 방법을 제시한다. 단락전류식은 게이트와 드레인 사이에 존재하는 커플링 커패시턴스의 영사한 후 모형화한 전류 수식을 기반으로 CMOS 회로의 지연 시간을 예측하기 위한 거시모형과 수식들을 제안하였다. 제안된 방법은 시뮬레이션을 통하여 현재의 기술 동향 특성인 신호 천이시간과 부하 커패시턴스가 감소하는 경우에 대해 이전의 연구보다 더욱 정확하고 신속히 예측할 수 있음을 보였다. 또한 제안된 거시 모형은 전류식이 변할지라도 전력소모와 타이밍 수준에서의 지연시간을 계산하는데 쉽게 적용이 가능하다.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.2059_2060
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• 2009

본 연구에서는 표준 용량기와 표준 저항을 이용하여 전기용량 브리지의 손실계수와 커패시턴스 비를 측정하여 전기용량 브리지를 평가하는 방법을 개발하였다. 이를 적용하면 기존의 해외 인증기관에서 성능평가를 의뢰했을 때 소요되는 교정기간을 단축하고, 교정 비용을 감소시킬 수 있다. 또한 현장에서 사용되고 있는 장비를 해외 인증기관에 교정 의뢰할 경우 그 기간 동안 장비를 사용할 수 없는 문제를 해결할 수 있다. 측정 범위는 손실계수의 경우 $1{\times}10^{-6}{\sim}7.5{\times}10^{-3}$의 범위까지 광범위하게 측정하였고, 커패시턴스 비는 $C_N{\times}0.1{\sim}C_N{\times}10^3$�劉沮� 측정하였다. 이로부터 제조사에서 제공하고 있는 전기용량 브리지의 성능을 확인이 가능하게 되었다.

• Proceedings of the KAIS Fall Conference
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• 2012.05b
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• pp.800-803
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• 2012

본 논문에서는 SATA(Serial Advanced Technology Attachment) 커넥터의 차동 임피던스를 정합하여 신호 전달 특성을 개선한다. 3차원 FEM(Finite Elements Method) 전자기장 시뮬레이터를 이용하여 SATA 커넥터의 차동 모드 S-파라미터를 추출하고, 신호 전달 특성을 분석한다. SATA 커넥터의 반사 손실 ($S_{dd11}$)은 5 GHz 까지 20 dB 이하의 값을 나타내고, 삽입 손실($S_{dd21}$)은 0.1 dB 이하의 값을 나타낸다. 또한 인덕턴스, 커패시턴스, 상호 인덕턴스, 상호 커패시턴스를 추출하여 차동 임피던스를 계산한다. SATA 커넥터의 차동 임피던스는 107.3 ${\Omega}$으로 부정합이다. 차동 임피던스를 정합하기위해서 커넥터 신호 핀을 dx 방향으로 설계 변경한다. $d_x$ 방향으로 0.04 mm 증가 시켰을 때 차동 임피던스가 99.5 ${\Omega}$으로 최적으로 정합되었다. 또한 반사 손실은 1.5 GHz 에서 11 dB 개선되고, 삽입 손실은 최대 약 0.05 dB 개선되었다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.10 no.1
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• pp.91-95
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• 2009

We investigated the characteristics of a capacitive nano-accelerometer based on carbon nanotube by means of classical molecular dynamics simulations. The position of the telescoping nanotube was controlled by the externally applied force and the feedback sensing was achieved from the capacitance change. Considering energy dissipation, the oscillation features of the nano-accelerometers were similar, regardless of their initial displacements. The capacitance variations, which were almost linearly proportional to the applied acceleration, were monitored within an error tolerance.