• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.346-348
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• 2000

전통적일 파일 캐쉬나 가상 메모리 시스템과 웹 캐쉬는 다르다. 웹 캐쉬는 WWW상에서 작게는 수백 바이트에서 크게는 수십 메가바이트에 이르는 다양한 크기의 개체를 다루어야 한다. 다양한 크기의 개체를 다루는데 따른 문제점은 캐쉬 성능을 판단하는 매트릭스가 단순한 hit rate가 아니라는 것이다. 기본적인 웹 캐쉬의 성능 매트릭스로는 HR(cache hit rate)와 BHR(byte cache hit rate)가 있으며, 기존에 제시된 캐쉬 정책들은 두 가지 중 하나만을 만족하거나 아니면 어느 것도 만족하지 않는 경우가 대부분이다. 트레이스 드리븐 방식을 이용한 시뮬레이션을 통하여, 기존에 우수성이 입증된 캐쉬 대체 정책과 우리가 제시한 TYPE 대체 정책을 HR과 BHR을 기준으로 비교한다. 우리가 제시한, 파일 타입에 대해 동적으로 할당된 캐쉬 공간을 갖는 캐쉬 대체기법은 각각의 두 성능 매트릭스에 대해서 골고루 우수한 성능을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.58-60
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• 2004

요즘 값싼 PC들을 빠른 네트웍으로 묶어 높은 성능을 얻고자하는 클러스터 컴퓨팅에 대한 연구가 활발히 이루어지면서 CPU나 메모리, 네트웍보다 상대적으로 느린 디스크에서 데이터를 읽어 효율적으로 파일서비스를 하는 분산 파일 시스템이 개발되었다. 기존 분산 파일 시스템 중 클러스터 컴퓨팅에서 많이 사용하는 Linux 운영 체제에서 병렬 I/O를 사용하여 사용자에게 빠른 파일 서비스를 제공하여 주는 PVFS가 개발되었다. 기존 PVFS에서는 캐쉬 시스템을 제공하고 있지 않기 때문에 읽기 성능을 향상시키기 위하여 PVFS를 위한 상호 협력 캐쉬를 설계하고 구현하였다. 기존에 구현된 PVFS를 위한 상호 협력 캐쉬는 힌트 기반 상호 협력 캐쉬로서 부정확한 읽기/쓰기를 수행함으로서 읽기/쓰기 부하가 커지는 단점이 있다. 따라서 본 논문에서는 기존 PVFS를 위한 상호 협력 캐쉬의 읽기/쓰기 성능 향상을 위해 PVFS를 위한 상호 협력 캐쉬를 홈 기반 상호 협력 캐쉬로서 설계 및 구현한다. 그리고 PVFS, 기존 PVFS를 위한 힌트 기반 상호 협력 캐처와 PVFS를 위한 홈 기반 상호 협력캐쉬의 성능을 비교, 분석한다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.18 no.9
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• pp.1-8
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• 2017

The purpose of this study is to propose a cache structure for processing large-volume building information modeling (BIM) geometry data,whereit is difficult to allocate physical memory. As the number of BIM orders has increased in the public sector, it is becoming more common to visualize and calculate large-volume BIM geometry data. Design and review collaboration can require a lot of time to download large-volume BIM data through the network. If the BIM data exceeds the physical free-memory limit, visualization and geometry computation cannot be possible. In order to utilize large amounts of BIM data on insufficient physical memory or a low-bandwidth network, it is advantageous to cache only the data necessary for BIM geometry rendering and calculation time. Thisstudy proposes acache structure for efficiently rendering and calculating large-volume BIM geometry data where it is difficult to allocate enough physical memory.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.12
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• pp.47-58
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• 1999

As the performance of processors improves, cache memories are used to overcome the difference of speed between processors and main memories. Generally cache memories are embedded and small sizes, fault coverage is a more important factor than test time in testing point of view. A new test algorithm and a new BIST architecture are developed to detect various fault models with a relatively small overhead. The new concurrent BIST architecture uses the comparator of cache management blocks as response analyzers for tag memories. A modified scan-chain is used for pre-testing of comparators which can reduce test clock cycles. In addition several boundary scan instructions are provided to control the internal test circuitries. The results show that the new algorithm can detect SAFs, AFs, TFs linked with CFs, CFins, CFids, SCFs, CFdyns and DRFs models with O(12N), where N is the memory size and the new BIST architecture has lower overhead than traditional architecture by about 11%.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.12
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• pp.1815-1827
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• 1993

In this paper, we evaluate the performance of a Futurebus based multiprocessor system with MESI cache coherence protocol for four bus transaction types. Graphical symbols and compiler of SLAM II are used in modeling and simulation. A steady-state probability of each state for MESI protocol is computed by a Markov chain. The probability of each state is used as an input value for a correct simulation. Processor utilization, memory utilization, bus utilization, and the waiting time for bus arbitration are measured in terms of the number of processors, the hit ratio of cache memory, the probability of internal operation, and bus bandwidth.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10e
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• pp.1-3
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• 2002

백본 라우터에서의 최장 길이 프리픽스 검색(LPM: Longest Prefix Matching) 속도를 향상시키기 위해 활발히 연구된 방식들은 계산 량과 사용 메모리 량을 교환하는 방식들이다. 이러한 방식들은 성능향상을 위해서 대용량의 포워딩 테이블(Forwarding Table)을 캐쉬(Cache)에 저장할 수 있는 소용량 인덱스 테이블(Index Table)로 압축함으로써 고속 캐쉬 접근 회수와 그 계산량은 증가하는 대신 저속 메모리 접근 회수를 줄이는 방식이다.〔1〕본논문에서는 저속 메모리 사용량이 증가하는 반면 저속 메모리의 접근 빈도와 계산량을 동시에 감소시키는 FPLL(Fixed Prefix Length Lookup) 방식을 소개한다. 이 방식은 포워딩 엔트리(Entry)들을 프리픽스의 상위 비트(Bit)에 의해 그룹으로 나누고, 각 그룹에 속하는 엔트리들을 같은 길이로 정렬한다. FPLL에서의 LPM검색은 목적지 주소가 속하는 그룹들의 길이를 계산하여 검색할 최장 프리픽스의 길이를 미리 결정하고, 결정된 프리픽스를 키(key)로 하여 해시 테이블(Hash Table)로 구성된 포워딩 테이블에서 완전 일치(Exact Matching) 검색을 한다. 완전 일치 검색을 위해 같은 그룹에 속한 엔트리들을 정렬할 필요가 있는데 이 정렬을 위해 여분의 포워딩 테이블 엔트리가 생성된다. 3만개 엔트리를 갖는 Mae-West〔2〕 경우에, FPLL방식은 12만개 정도의 여분의 엔트리가 추가로 생성되는 대신에 1번 캐쉬 접근과 O(1)의 복잡도를 갖는 해시 테이블 검색으로 LPM 검색을 수행한다.

• Journal of the Korea Society of Computer and Information
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• v.16 no.2
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• pp.1-8
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• 2011

NAND type Flash memory has performing much researches for a hard disk substitution due to its low power consumption, cheap prices and a large storage. Especially, the NAND type flash memory is using general buffer systems of a cache memory for improving overall system performance, but this has shown a tendency to emphasize in terms of data. So, our research is to design a high performance instruction NAND type flash memory structure by using a buffer system. The proposed buffer system in a NAND flash memory consists of two parts, i.e., a fully associative temporal buffer for branch instruction and a fully associative spatial buffer for spatial locality. The spatial buffer with a large fetching size turns out to be effective serial instructions, and the temporal buffer with a small fetching size can achieve effective branch instructions. According to the simulation results, we can reduce average miss ratios by around 77% and the average memory access time can achieve a similar performance compared with the 2-way, victim and fully associative buffer with two or four sizes.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.11
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• pp.881-889
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• 2000

프로그램의 실행시간은 캐쉬메모리의 효율적 사용과 밀접한 관계가 있다. 특히 간섭 실패는 프로그램의 성능에 큰 영향을 미치지만 나타나는 형태가 불규칙적이므로 예측하기가 매우 어렵다. 본 논문에서는 직접 사상 캐쉬전략을 사용한 완전 중첩 루프 내 배열의 캐쉬 실패율(cache miss ratio)을 구하는 분석적 모델을 제시한다. 논문에서 제시한 모델을 임의의 캐쉬 위치에 각 배열이 접근한 시간을 기반으로 다음주기에서 캐쉬 실패의 발생 여부를 예측하는데, 간섭으로 발생한 캐쉬 실패 개수에 대해 기존에 제시된 모델보다 더 빠르고 정확한 예측이 가능하다. 특히, 한문장의 수행시간 예측시간은 배열의 크기와 독립적이기 때문에, 전체 프로그램의 수행시간 예측은 배열의 크기 및 문장의 반복 회수 배만큼 빠른 결과를 보여준다. 본 모델은 프로그램의 성능예측 뿐만 아니라 데이터 지역성의 최적화, 캐쉬 구성, 스케쥴링 등에서도 이용 가능하다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.271-273
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• 2003

본 논문은 JFFS2 플래쉬 파일 시스템에 적합한 페이지 캐쉬 구조를 제안한다. JFFS2 플래쉬 파일 시스템은 공간활용을 높이기 위해 데이터를 압축 저장하므로 기존 리눅스의 페이지 캐쉬가 효과적으로 사용될 수 있다. 그러나 멀티미디어 파일과 같이 비압축과 순차읽기 특성을 보이는 데이터는 플래쉬 메모리의 빠른 읽기 속도와 낮은 캐쉬적중률로 인해 기존 페이지 캐쉬는 문제점을 보인다. 본 논문에서는 JFFS2 플래쉬 파일 시스템에서 사용하는 리눅스의 페이지 캐쉬를 기술하고 문제점을 분석한다. 그리고 기존 연구에서 제시된 저전력 소모를 위한 페이지 캐쉬 구조에 기반하여 throughput 향상을 위한 페이지 캐쉬 사용 기법을 제시하고 평가한다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10a
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• pp.257-260
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• 2006

계층적 메모리 구조는 성능 향상 이외에도 하위 캐쉬로의 접근을 줄임으로서 전체적인 소비 전력 효율을 높이는 방법으로 사용될 수 있다. 본 논문에서는 임베디드 프로세서의 대표적인 StrongARM의 단일 계층 구조를 대상으로 프로세서에 근접한 명령어 캐쉬를 새로 추가하여 첫 번째와 두 번째 계층의 명령어 캐쉬 크기에 따라 변화하는 소비 전력을 모의실험을 통해 측정하고 두 계층의 명령어 캐쉬 크기에 따른 상호 관계에 대해 알아본다. 직접 사상과 32B의 블록 크기를 갖는 L0 명령어 캐쉬를 삽입하여 에너지 효율이 가장 높은 크기를 찾아보고 효율적 크기에서 소비전력을 측정한 결과 온 칩 구조로 가정한 프로세서 전체의 소비 전력이 최대 약 65%로 감소됨을 볼 수 있으며, L1 명령어 캐쉬가 두 배씩 증가함에 따라 에너지 효율적인 L0 명령어 캐쉬의 크기 또한 두 배씩 증가함을 알 수 있다.