• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2006년도 춘계 종합학술대회 논문집
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• pp.405-408
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• 2006

광대역망에서 다양한 트래픽의 종류에 따른 셀 손실율과 셀 지연율의 요구사항을 만족시킬 수 있는 제어시스템의 설계는 매우 중요한 요소이다. 본 논문에서는 트래픽의 각 클래스 타입에 따라 셀 카운터와 윈도우 카운터를 이용한 우선순위 제어 기법을 제안하였다. 제안한 기법에서는 요구된 서비스의 질을 만족시키기 위해 셀 카운터와 윈도우 카운터의 비교에 의해 얻어진 셀 손실과 지연요소를 획득하여 우선순위 제어를 수행하였다. 그리고 컴퓨터 시뮬레이션을 통하여 성능을 평가하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.522-523
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• 2017

전류컨베이어 회로와 시간-디지털 변화기를 이용하여 아날로그-디지털 변환기를 설계하였다. 전류컨베이어 회로를 이용하여 아날로그 전압의 크기를 샘플링한 다음, 전류원을 이용하여 샘플링 전압을 방전하면서 아날로그 전압을 시간정보로 변환하였다. 시간정보는 카운터 타입의 시간-디지털 변환기를 이용하여 디지털 값으로 변환되는데 이때 변환 에러를 감소시키기 위해 시간정보 펄스와 동기화된 클록을 생성하여 사용하였다.

• 한국정보통신학회논문지
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• 제20권3호
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• pp.577-582
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• 2016

전류 컨베이어를 사용하는 카운터 타입의 동기형 시간-디지털 변환기를 공급전압 3volts에서 $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였다. 비동기 시간-디지털 변환기의 단점을 보완하기 위해 클록은 시작신호가 인가되면 시작신호와 동기화되어 생성된다. 비동기형 시간-디지털 변환기에서 디지털 출력 값의 에러는 클록주기인 $-T_{CK}$에서 $T_{CK}$이다. 그러나 동기형 시간-디지털 변환기의 경우 에러는 0에서 $T_{CK}$이다. 시작신호와 클록의 동기화로 인하여 시간간격 신호를 디지털 값으로 변환할 때 출력 값의 에러 범위는 감소한다. 또한 고주파의 외부 클럭을 사용하지 않음에 따라 회로의 구성이 간단하다. 설계된 시간-디지털 변환기의 동작은 HSPICE 시뮬레이션을 통하여 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.520-521
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• 2017

일반적인 카운터 타입의 시간-디지털 변환기에서 시간간격 신호와 클록신호의 비동기로 인하여 디지털 변환에러가 발생한다. 클록의 주기를 $T_{CLOCK}$라고 하면, 시간간격 신호의 시작신호와 클록의 비동기로 인하여 최대 $T_{CLOCK}$의 변환에러가 발생한다. 그리고 시간간격 신호의 멈춤신호와 클록의 비동기로 인하여 최대 $-T_{CLOCK}$의 변환에러가 발생한다. 그러나 시작신호와 클록을 동기화하고 클록을 시간간격 신호동안 발생시킬 경우 디지털 변환에러의 범위는 0에서 $(1/2)T_{CLOCK}$이다.

• 한국콘텐츠학회논문지
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• 제6권3호
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• pp.1-11
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• 2006

정보통신기술의 발달로 광대역 통신망에서의 서비스들은 지연, 셀 손실 확률, 지터 요구사항들이 트래픽의 특성에 따라 매우 다양하다. 따라서 광대역망에서 다양한 트래픽의 종류에 따른 셀 손실율과 셀 지연율의 요구사항을 만족시킬 수 있는 제어시스템의 설계는 매우 중요한 요소이다. 본 논문에서는 트래픽의 각 클래스 타입에 따라 셀 카운터와 윈도우 카운터를 이용한 우선순위 제어 기법을 제안하였다. 제안한 기법에서는 요구된 서비스의 질을 만족시키기 위해 셀 카운터와 윈도우 카운터의 비교에 의해 얻어진 셀 손실과 지연 요소를 획득하여 우선순위 제어를 수행하였다. 그리고 컴퓨터 시뮬레이션을 통하여 성능을 평가하였다. 시뮬레이션 결과 셀 손실은 비디오, 데이터, 음성 순서로, 지연시간은 비디오, 음성, 데이터 순서의 결과를 보여 각 클래스의 요구조건을 만족시키는 우선순위제어 기법임을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.893-898
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• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 한국정보통신학회논문지
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• 제23권7호
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• pp.816-821
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• 2019

듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

• 전력전자학회논문지
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• 제12권6호
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• pp.500-509
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• 2007

본 논문에서는 FPGA를 사용하여 진행파형 초음파모터의 2상 입력 전원 전압의 주파수, 전압, 전압차 및 2상 간의 위상차 조절이 가능하고, 최대 8대의 초음파모터를 동시에 제어할 수 있는 PC기반 8채널 USB통신 초음파모터 디지털 제어기를 제안한다. 제안한 제어기는 FPGA를 사용한 디지털 논리에 의해 각각의 파라미터를 실시간으로 조절할 수 있을 뿐만 아니라 속도 및 위치 센서인 로터리 엔코더의 카운터 회로를 FPGA 회로에 내장시킴으로써 별도의 외부 회로 구성이 불필요하여 제어기의 크기나 생산비용의 절감을 기대할 수 있다. 제안한 새로운 방식의 제어기의 성능을 검사하기 위해서 홀딩토크가 다른 2가지 타입의 초음파모터에 대한 각 파라미터 조절에 따른 무부하 속도 특성을 실험하였다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.47-55
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• 2010

본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기 (Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 um CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 mW (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 $1mm{\times}1mm$ 이었다.