• 전기전자학회논문지
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• 제18권3호
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• pp.349-355
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• 2014

반도체 IP를 재사용하여 통합 칩을 개발하기 위해서는 반도체 IP 인터페이스의 정확한 이해가 필수적이다. 그러나 이들 인터페이스는 대부분 원래 설계자의 스타일대로 기술되어 있는데다가 기술 방법이 제각각이어서 통합 칩 설계자가 이해하는데 많은 혼란이 따른다. 본 논문에서는 반도체 IP 인터페이스를 기술하는 표준화된 방법을 제안한다. 제안하는 기술 방법은 반도체 IP 인터페이스를 IP 정보, 기술 수준, 모델 제공, 데이터 타입, 인터페이스 정보, 포트 정보, 신호 정보, 프로토콜 정보, 소스 파일의 9개 항목으로 나누어 정의한다. 제안된 방법은 통합 칩 설계자가 반도체 IP의 인터페이스를 이해하고 통합 칩을 구현하는데 도움이 된다.

• 전기전자학회논문지
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• 제4권2호
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• pp.202-211
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• 2000

회로 시뮬레이터인 SPICE를 이용하여 1.9GHz 대역의 CMOS up-conversion 믹서를 설계하였고, 회로 설계를 위한 시뮬레이션 과정을 소자 모델링을 포함하여 상세히 설명하였다. $0.5{\mu}m$ 표준 CMOS 공정을 이용하여 칩을 제작한 결과, 제작된 칩의 특성과 초기 시뮬레이션에 의해 예상되는 특성 사이에 큰 차이점이 발견되어 이에 대한 원인 분석을 시도하였다. 발견된 문제점들을 고려한 경우의 시뮬레이션을 통해 시도한 시뮬레이션 방법의 타당성을 증명하였고, 이러한 문제점들을 보완할 경우 사용한 표준 CMOS 공정으로도 GaAs MESFET 공정을 사용한 유사 칩의 특성에 근접하는 칩 특성의 구현이 가능함을 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1925-1926
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• 2008

본 논문에서는 UHF TV방송 전 대역 Ch.14(473MHz)$\sim$Ch.69(803MHz)까지의 모든 채널에서 동작하는 유도결합구조의 RF동조회로를 설계하였다. 기존 자기결합구조의 RF동조회로는 PCB 양면을 사용하여야 하고 수작업으로 Air Coil 간격을 조절해야만 한다. 부품의 집적화와 양산 효율성 측면에서 자기결합구조의 단점을 해결할 수 있도록 하기 위해 본 논문에서 제안한 유도결합구조는 수동부품인 칩인덕터와 칩커패시터 및 가변용량 다이오드만을 사용하여 RF동조회로를 설계하였다. 칩인덕터는 Air Coil에 비해 낮은 소자 Q값을 가진다. 상대적으로 낮은 Q값을 갖는 칩인덕터를 사용하기 때문에 이를 보완하기 위해 Peaking용 칩인덕터를 설계 디자인에 적용하였다. 가변형 대역통과필터로 동작하기 위해 자기결합구조와 동일하게 가변용량 다이오드를 이용하였다. UHF TV방송 전 대역(470$\sim$806MHz)에서 -2.88 $\sim$ -3.97dB의 삽입손실 특성 및 -8dB 이상의 반사손실 특성과 330MHz의 중심주파수 변화 범위를 갖는다. 현재 상용중인 지상파 튜너에 적용되고 있는 자기결합구조의 RF동조회로를 대치하여 적용될 수 있을 것이다.

• 한국음향학회지
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• 제19권3호
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• pp.11-19
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• 2000

본 논문에서는 가요 반주기의 육성 코러스 기능을 구현하는데 핵심적인 기능을 하는 반도체 칩 설계에 관한 내용을 다룬다. 육성 데이터는 많은 저장 용량을 필요로 하고 있으므로 압축이 필요하고, 반주기의 키 및 템포 변화에 따라 육성 데이터의 키와 템포를 변화시키는 것이 필요하다. 본 연구에서는 압축을 위해서는 MPEG-1 오디오 계층1, 키 및 템포 변환을 위해서는 SOLA(Synchronized Overlap and Add) 알고리즘을 적절하게 변형하였다. 변형된 알고리즘을 구현할 수 있는 ASIC(Application Specific Integrated Circuit)을 설계하고 FPGA로 검증한 후 칩으로 제작하였다. 제작된 칩은 실제 시스템에 응용되어 정상적으로 동작하는 것을 확인하였다.

• 한국전자파학회논문지
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• 제13권3호
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• pp.301-307
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• 2002

본 논문에서는 종래 세라믹 칩 안테나의 단점인 협대역 특성을 개선하기 위해 헬리컬 구조를 갖는 적층형 세라믹 칩 안테나의 인덕턴스가 대역폭 향상에 미치는 영향을 3D 구조 시뮬레이션 결과에 의해 고찰하였다. 적층형 세라믹 칩 안테나를 고주파 구조 시뮬레이터인 HFSS에 의해 설계하였고, LTCC-MLC 공정 기술을 이용하여 유전 특성이 $\varepsilon$$_{r}$=7.8, tan $\delta$=0.0043인 유전체로 구현하였다. 또한, IMT-2000용 단말기에 적용 가능성을 보기 우하여 그 운용 주파수 (1,920~2,170 GHz)대에 설계된 안테나 제작하여, 주파수 응답 특성 및 복사 특성을 측정하였다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
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• pp.131-135
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• 2002

본 연구에서는 개인 통신기의 핵심부품인 초소형 세라믹 칩 안테나 (SMD형) 개발의 무선회로 설계 기술, 초소형 설계기술, 표면실장기술, 소형화 SMD기술, Test기술 및 설계기반 마련 및 대외 경쟁력 있는 초소형 세라믹 칩 안테나 (SMD형) 개발의 초소형화 기술을 확보하였다. 중심주파수는 2442.5MHz(Type), 반사손실은 -l0dB이하, 정재파비는 2max, xy의 최대 이득은 -2dB 이상, size는 0.05ccmax이다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.11-17
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• 2004

STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 구현하였다. 제작된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일 칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 × 4 ㎟이며, 루프백 측정에서 지터도 실효치 32.3 ps, 최대치 335.9 ps로 비교적 양호하게 나타났다. 전체 칩의 소비전력은 5V 단일전원 공급 상태에서 약 1.15 W(230 mA)로 나타났다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.42-50
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• 2006

반도체 공정기술의 발달로 인해 칩의 집적도가 향상되고 높은 성능의 SoC (System On a Chip)의 구현이 가능해졌다. 하지만 이로 인한 칩의 전력 소모량 증가는 칩 설계시의 중요 제한 요소가 되고 있다 칩 설계의 하위 단계로 갈수록 설계의 수정은 시간과 금전적 비용을 기하급수적으로 증가시키기 때문에, 설계의 상위 단계에서부터 칩의 소모 전력을 미리 추정하는 기술은 필수적이다. 이에 본 연구에서는 효율적인 상위 레벨 소모 전력 추정을 위해 회로를 레벨화 하고, 일부 레벨의 스위칭을 기반으로 회로의 소모 전력을 look up 테이블을 이용하여 모델링하였다 제안한 기술을 이용하여 ISCAS'85 벤치마크 회로에 대해 평균 소모 전력을 추정한 결과, 기존에 알려진 소모 전력 추정 기술에 비해 평균 추정 오차를 $9.45\%$에서 $3.84\%$로 크게 개선한 결과를 얻을 수 있었다.

• 대한의용생체공학회:의공학회지
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• 제18권4호
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• pp.467-476
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• 1997

본 논문에서는 DSP코어를 채용한 디지털 보청기 칩을 설계 제작하였다. 디지털 보청기 칩은 크기와 소비전력면에서 크게 제한을 받는다. 이와함께 다양한 형태와 범위의 청각 손실에 대해 보상을 할 수 있어야 하기 때문에 알고리즘 개발을 위해 구조적인 유연성을 필요로 한다는 점도 칩 설계에 있어 또다른 제약이 된다. 본 연구에서는 16비트 고정 소수점 연산을 하는 크로그래머블 DSP 코어를 사용하여 보청기 칩을 설계하였다. 제작된 보청기 칩은 난청자의 청각 측정치를 바탕으로 8개의 주파수 대역에 걸쳐 비선형적으로 라우드니스를 보상해 준다. 필터 뱅크를 사용하는 대신에 본 연구에서에서는 단일 필터를 주파수 샘플링 방법으로 설계함으로써 주파수 왜곡을 최소화 하였다. 또한 프로그램 가능한 DSP 코어를 사용하였기 때문에 알고리즘 개발을 위한 시스템으로도 활용이 가능할 뿐만 아니라 $5,500\times5000$$\mu$$m^2$의 크기와 저전력 동작특성을 갖고 있어서 소형 보청기 제작에 적합하다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.20-27
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• 2011

모바일 기기에 장착되는 CMOS 이미지 센서(CIS) 칩은 배터리 용량의 한계로 인해 저전력 소모를 요구한다. 본 논문에서는 전력소모를 줄일 수 있는 데이터 플립플롭 회로와 새로운 저전력 구조의 Single-Slope A/D Converter(SS-ADC)를 사용한 이미지 센서를 설계하여 모바일 기기에 사용되는 CIS 칩의 전력 소모를 감소시켰다. 제안하는 CIS는 $2.25um{\times}2.25um$ 면적을 갖는 4-Tr Active Pixel Sensor 구조를 사용하여 QVGA($320{\times}240$)급 해상도를 갖도록 설계되었으며 0.13um CMOS 공정에서 설계되었다. 실험 결과, CIS 칩 내부의 SS-ADC 는 10-b 해상도를 가지며, 동작속도는 16 frame/s 를 만족하였고, 전원 전압 3.3V(아날로그)/1.8V(Digital)에서 25mW의 전력 소모를 보였다. 측정결과로부터 제안된 CIS 칩은 기존 CIS 칩에 비해 대기시간동안 약 22%, 동작시간동안 약 20%의 전력이 감소되었다.