• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (상)
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• pp.517-520
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• 2002

YLSI 칩 설계에서 물리 설계의 과정은 칩의 크기나 성능 그리고 칩 생산수율 등에 결정적인 영향을 미치는 매우 중요한 단계로써 이 자체가 매우 복잡하기 때문에 또 여러 세부 단계로 나누어 물리 설계가 수행된다. 그러므로 물리 설계를 위한 많은 연구가 계속되어 왔고 그 중 배치를 위한 연구도 20여년 이상 되어 왔다. 좋은 배치를 얻기 위해 크게 두 단계, 즉 광역배치(global placement)와 미세배치(detailed placement) 단계로 나누어 수행되는데 본 논문에서는 미세 배치를 매우 효과적으로 개선할 수 있는 동적 프로그래밍 기법을 이용한 효율적인 알고리즘을 제시하며 실험 결과를 통하여 제시된 알고리즘의 효율성을 입증하였다. 최근의 최신 배치프로그램을 통해 얻은 결과에 본 논문에서 제시한 알고리즘을 적용했을 경우 HP(half perimeter)가 평균 3.4% 정도 개선되었다.

• 대한전자공학회논문지
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• 제27권3호
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• pp.108-115
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• 1990

고속 퓨리어변화(Fast Fourier Transform)연산용 2차원 시스토릭 어레이의 기본 구성요소인 단위 처리요소(Unit processing element)를 직접회로로 설계, 제작하고 제작된 칩을 평가하였다. 설계된 칩은 FFT 연산을 위한 데이타셔플링 기능과 반쪽 버터플라이 연산기능을 수행한다. 약 6,500여개의 트랜지스터로 구성된 이 칩은 표준셀 방식으로 설계되었으며, 2미크론 이중 금속 P-Well CMOS 공정으로 제작되었다. 제작된 칩을 웨이퍼 상태로 프로브카드를 이용하여 평가하였으며 그 결과, 20MHz 클럭 주파수에서 반쪽 버터플라이 연산이 0.5${\mu}sec$에 수행됨을 확인하였다. 본 논문에서 설계, 제작된 칩을 이용하여 1024-point FFT를 연산하는 경우 11.2${\mu}sec$의 시간이 소요될 것으로 예상된다.

• 한국정보통신학회논문지
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• 제25권2호
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• pp.259-266
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• 2021

USB 버스는 편리하게 사용할 수 있고 빠르게 데이터를 전송하는 장점이 있어서, FPGA 개발보드와 PC 사이의 표준적인 인터페이스이다. 본 논문에서는 Cypress FX3 USB 3 브릿지 칩에 대한 slave FIFO 인터페이스를 사용하여 FPGA 검증 시스템을 구현하였다. slave FIFO 인터페이스 모듈은 FIFO 구조의 호스트 인터페이스 모듈과 마스터 버스 제어기와 명령 해독기로 구성되며, FX3 브릿지 칩에 대한 스트리밍 데이터 통신과 사용자 설계 회로에 대한 메모리 맵 형태의 입출력 인터페이스를 지원한다. 설계 검증 시스템에는 Cypress FX3 칩과 Xilinx Artix FPGA (XC7A35T-1C5G3241) 칩으로 구성된 ZestSC3 보드가 사용되었다. C++ DLL 라이브러리와 비주얼 C# 언어를 사용하여 개발한 GUI 소프트웨어를 사용하여, 사용자 설계 회로에 대한 FPGA 검증 시스템이 다양한 클록 주파수 환경에서 올바로 동작함을 확인하였다. 설계한 FPGA 검증 시스템의 slave FIFO 인터페이스 회로는 모듈화 구조를 갖고 있어서 메모리맵 인터페이스를 갖는 다른 사용자 설계 회로에도 응용이 가능하다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (2)
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• pp.547-549
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• 2004

금융과 통신의 컨버전스 영역서 탄생된 금융칩 기반 모바일뱅킹 서비스 구현 과정에서 나타난 표준화에 대한 이슈에 대해 알아보고, 그 중에서도 금융칩 표준화에 초점을 맞추었다. 금융칩 설계목적, 규격 및 파일구조 등에 대해 연구하고 현재 국내은행 중 방식 A와 방식 B를 채택한 은행간의 차이점 및 문제점, 장단점 분석 및 금융칩에 탑재하는 신용카드 방식에 대한 표준화에 대해 연구하였다.

• 한국통신학회논문지
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• 제33권6B호
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• pp.456-468
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• 2008

본 논문에서는 혼합형 2단 AWG 기반의 WDM-PON을 하드웨어적으로 구현하기 위한 초기 단계로서 입출력 모듈을 설계하고 로직 시뮬레이션을 통해 동작을 검증한다. 혼합형 2단 AWG 기반의 WDM-PON은 32개의 파장을 통하여 128개의 ONU에게 서비스를 제공한다. 이때, 하향 전송에서 각 ONU는 각기 할당된 별도의 파장을 이용하는 반면 상향 전송의 경우 4개의 ONU가 단일의 파장을 공유하는 형태이다. 설계한 WDM-PON MAC 칩은 sub-MAC을 기반으로 하며, 각 sub-MAC마다 제어부, 수신부 그리고 네 개의 송신부로 구성된다. 따라서 본 논문에서는 sub-MAC을 구성하는 송 수신부의 기능, 사용되는 핀, 제어 신호 및 타이밍을 정의하고 이를 기반으로 각 기능 모듈을 설계한다. 설계한 WDM-PON MAC 칩은 각 입출력 모듈이 1Gbps의 송수신률을 가지는 것을 목표로 하였으며 이 동작을 위하여 125MHz 구동 클럭에 맞도록 설계된다. WDM-PON MAC 칩의 설계과정은 FSM(Finite State Machine)을 이용한 설계 흐름을 따랐으며 설계한 sub-MAC의 입출력 기능의 검증 및 성능 평가를 위하여 ModelSIM에서 각 기능별로 시나리오를 작성하고 이를 기반으로 로직 시뮬레이션을 수행한다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2002년도 정기총회 및 학술대회
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• pp.31-35
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• 2002

본 논문에서는 DVB-T 표준안의 모든 동작모드를 지원하며 임펄스 잡음 제거, 안테나 diversity 수신, 향상된 채널추정방법을 적용한 유럽향 디지털 TV 수신용 채널 칩셋의 설계에 관한 내용이다. 설계된 칩은 여러 개의 구성 블럭으로 구성되어있는데 여기에는 여러 가지의 향상된 알고리즘과 설계 아키텍쳐가 사용되었다. 가정용 가전기기들이 발생시키는 일정주기의 임펄스 잡음을 제거하기 위하여 임펄스 잡음 제거 블록을 AGC뒤에 사용하였다. 동기부는 대략적 주파수동기, 미세 주파수동기, 대략적 타이밍동기, 미세 타이밍 동기 등으로 이루어져 있으며 본 설계의 주파수 보상 영역은 $\pm$280Khz, 타이밍 보상 영역은 $\pm$500ppm이다. 파일럿 신호를 이용하여 채널추정과 보상을 수행하며 기존의 선형 보간기법과 함께 4개의 파일럿 신호를 이용한 보간기법을 사용하여 이동수신환경에 대응할 수 있도록 하였다. 이와 함에 수신성능을 개선할 수 있다고 알려진 안테나 diversity 기능을 채용하여 고정 및 이동 수신시의 수신성능을 향상시켰다. 안테나 diversity를 위해서 2개 이상의 수신 칩이 사용되며 이를 위해서 본 설계에서는 MRC(Maximum Ratio Combining)알고리즘을 사용하였다 본 설계는 5층 메탈 0.18um 공정을 사용하였으며 2.7Mbit 의 메모리 소자를 포함하여 대략 300 만 게이트의 회로크기를 갖으며 100 핀 PQFP로 제작되었다. 본 논문에서는 설계된 회로의 각 블록별 기능에 대한 설명과 함께 시뮬레이션 결과와 ASIC설계결과를 기술하였다.

• 대한전자공학회논문지TC
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• 제41권5호
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• pp.47-52
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• 2004

본 논문에서는 Blluetooth 주파수 대역 2.402∼2.4800㎓에서 동작하는 마이크로 칩 안테나를 제작하였다. 안테나는 54㎜×19㎜×0.8㎜의 bluetooth PCB 크기와 11㎜×4㎜×1.6㎜의 칩 크기를 갖는다. 설계 제작된 Bluetooth용 칩 안테나는 2.45㎓의 중심주파수에서 10.71%의 대역폭을 갖고, 임의의 급전점 변화에 따라 대역폭과 공진주파수의 변화를 보였다. 또한, 칩안테나의 측정된 방사패턴에서 E-면과 H-면을 비교 분석하였다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.241-244
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• 2005

본 논문에서는 UHF 대역 수동형 RFID 태그 안테나의 최적 설계에 필요한 요소들과 전파 음영 문제를 최소화 할 수 있는 다중 리더 안테나 방식에 대하여 분석하였다. 또한, 칩 설계시 RCS 특성이 우수한 칩 임피던스 범위를 설정해 보았으며, 등방성 방사패턴을 갖는 태그 안테나의 필요성과 설계 예를 보였다.

• 한국정보통신학회논문지
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• 제3권4호
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• pp.831-837
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• 1999

본 논문에서는 Viterbi 복호기의 동작을 고속화할 수 있는 구조를 제시하였고, 제시된 방식으로 설계된 Viterbi 복호기를 CPLD 칩으로 구현하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 Viterbi 복호기는 최고 20[Mbps]급 전송속도를 갖고 있으며, ASIC 설계시 100Mbps 이상의 속도가 가능하므로 고속 무선멀티미디어통신 시스템의 오류정정부호로 적용될 수 있다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.66-66
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• 2001

새로운 마이크로프로세서의 설계, 최적화, 그리고 완성 후 어플리케이션의 작성 단계에서 칩의 명령어 집합 시뮬레이션은 필수적인 요소이다. 그러나, 기존의 시뮬레이션 툴들은 저 수준의 하드웨어 기술언어와 게이트 레벨 이하의 시뮬레이션으로 인해 시뮬레이터 구성과 실행 시에 상당한 시간적 지연을 초래하고 있다. 본 논문에서는 이러한 문제들을 해소하고 칩 제작과정에서 발생하는 잦은 설계 변경에 유연성 있게 대응할 수 있는 레지스터 전송 수준의 명령어 집합 시뮬레이터 생성기를 제안하며 그 설계 및 구현에 관해 기술한다.