• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.501-504
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• 2000

근본적으로 방대한 양의 실시간 연산을 요구하는 영상 신호처리, 소나, 레이다와 같은 시스템에서는 시스템의 성능을 최대화하기 위해 병렬 신호처리 시스템의 사용이 불가피하다. 본 논문은 방대한 양의 데이터를 실시간으로 처리할수 있는 병렬 신호처리보드를 설계 및 구현하였다. 이 보드는 DSP칩간의 통신과 보드간의 통신이 가능하며, DSP칩이 마스터가 되어 EMIF(External Memory Interface Port)포트를 통해 다른 DSP칩의 지역메모리를 액세스 할수 있다. 또한 외부의 호스트 프로세서가 보드 내의 DSP칩에 프로그램을 다운로딩 할수 있다. 보드간의 통신은 PCI 버스를 통하여 이루어지며, DSP칩간의 통신과 DSP칩과 그의 지역메모리와의 통신은 지역버스를 통해 직접적으로 이루어진다. 보드에서 가장 핵심인 DSP-to-PCI제어기는 하드웨어 언어인 VHDL로 설계하였으며, 시뮬레이션 환경은 Synopsys ＆ ALTERA MaxplusⅡ를 사용하여 검증하였으며, 최종적으로 CPLD(Complex Programable Logic Device)칩을 사용하여 구현하였다.

• Proceedings of the KIEE Conference
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• 2005.10b
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• pp.436-438
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• 2005

본 논문에서는 전력선 위상 측정을 위해 A/D 변환기 및 위상계측 연산장치를 집적한 하이브리드 센서칩의 구현 기법을 제시하였다. 개발한 위상계측 연산장치는 recursive sliding-DFT에 기반하였으며 곱셈기의 시분할 공유 구조를 사용하여 칩의 구현 면적을 최소화 하였다. 60Hz의 전력선 신호를 중심주파수로 하는 AD 변환장치는 sigma-delta ADC를 기반으로 하여 8-bit 정밀도를 제공하며 아날로그부의 구현을 최소화하도륵 설계하였다. 설계한 하이브리드 센서칩은 컴퓨터 시뮬레이션 및 FPGA 구현을 통해 동작을 검증하였으며, 검증 완료후 $0.35{\mu}m$ CMOS 공정기술로 구현하였다. 전력선 위상을 측정하기 위해 구현된 4채널 하이브리드 센서 칩의 설계면적은 $5{\times}5m^2$ 의 약 20%정도를 차지하였다.

• Proceedings of the KIEE Conference
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• 2002.07d
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• pp.2572-2573
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• 2002

RF용 칩 설계에 있어서, Transponder에서 사용되는 칩 전원은 Tranceiver로부터 방사되는 RF Power를 고효율 쇼트키 다이오드을 통하여 정류하여 칩 내부에 캐패시터에 저장하여 내부회로의 동작시 충분한 전류를 제공하게된다. 이 분야의 연구는 칩 정류 효율 향상이라는 목표로 고효율 다이오드개발 및 임피던스 매칭방법과 고효율의 안테나 개발과 더불어 활발한 연구가 계속되어져 왔다. 본 논문에서는 Transponder용 전압을 제공해주는 쇼트키다이오드 더블러(Doubler)의 내부노드에 모듈레이션(Modulation) 트랜지스터 및 Transponder로서의 입력버퍼를 설계함에 있어서, 입력버퍼의 입력으로서 안테나로부터 1차 정류된 전압을 사용할 수 있는 방안을 제시한다. 또한 이를 적용하여 개발된 RF ID(Identification Device)칩의 주파수에 따른 특성 및 결과를 고찰토록 한다.

• Journal of Korea Multimedia Society
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• v.14 no.2
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• pp.194-200
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• 2011

Recently, RFID(Radio Frequency IDentification) market spread in industry region is entering a phase of stagnation due to cost issue. RFID tag inlay cost has become relatively more expensive due to the recent decrease in chip price. Therefore, a simple and rapid design technique for RFID tag has yet to be implemented to achieve low cost. This paper presents a design technique considering chip impedance for antenna design for improved accuracy and computation time. As a result, it is confirmed that analysis error for resonance ranges within 20MHz and readable range error falls within 1.5m.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.6 no.2
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• pp.330-338
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• 2002

A speech recognition chip that can recognize a small vocabulary as a word-level has been designed. It is composed of EPD(Start and End-point detection) block, LPC block, DTW block and external memory interface block. It is made of 126,938 gates on 4x4mm2 area with a CMOS 0.35um TLM process. The speed of the chip varies from 5MHz to 60MHz because of its specific hardware designed for the purpose. It can compare 100,000 voices as a small vocabulary which has approximately 50∼60 frames at the clock of 5MHz and also up to 1,200,000 voices at the clock of 60MHz.

• Journal of the Microelectronics and Packaging Society
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• v.6 no.3
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• pp.19-24
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• 1999

The multilayer chip band pass filter for mobile communication is fabricated and designed. The size, insertion loss, center frequency and band width of multilayer chip filter are 4.5$\times$4.4$\times$1.8[mm], 3.0[dB] and 700[MHz]$\pm$15[MHz] respectively. The chip filter using $BiNbO_4$with CuO 0.06wt% +$V_2O_5$.lwt% was fabricated by screen printing with Ag electrode after tape casting. Insertion loss and center frequency of the fabricated chip filter are 2.58[dB] and 692.5$\pm$15[MHz] respectively. The center frequency was lower 7.5[MHz] than design result, but other characteristics of chip filter were similar to the ruts ultras of design result.

• Proceedings of the KAIS Fall Conference
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• 2006.05a
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• pp.112-115
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• 2006

본 논문에서는 무인 생산 공정의 선삭 가공 시 발행하는 칩의 처리에 관한 연구를 수행하였다. 선삭시 발생되는 칩은 부품의 정밀도와 표면 조도를 저하시키는 등 품질 저하와 함께 생산성을 저해하는 요소가 되기도 한다. 이러한 칩을, 칩 브레이커를 사용하여 작은 곡률 반경으로 절단함으로써 칩 제거를 효율적으로 제어한다. 그와 함께, 다구찌 기법을 적용하여 최적의 조건으로 칩 브레이커 형상 설계 인자를 도출하는데 그 목적이 있다.

• The Magazine of the IEIE
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• v.25 no.11
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• pp.42-50
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• 1998

시스템을 단일 칩에 구현함에 따라서 반도체 칩은 수백만 게이트를 내장할 정도로 고집적화 되어가고 있다. 이러한 고집적도의 칩을 제장하는 데 소요되는 고가의 텍스트비용을 최소화하기 위해 설계의 각 단계 별로 다양한 테스트설계기술이 개발되고 있다. 합성 후 회로구조가 테스트에 용이하도록 하기 위하여 상위 및 논리 합성 단계에서 테스트기능을 추가하고 있다. 합성된 회로에 대하여는 스캔 테스트점 삽입, 및 BIST 등의 테스트설계 기술이 사용되고 있다. 본 논문에서는 VHDLDD등으로 기술되는 상위 기능정보와 상위 구조합성과정에서 고려되고 이는 다양한 데스트합성 기술을 소개하고자 한다.

• Venture DIGEST
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• s.115
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• pp.8-10
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• 2008

얼랑시스템(대표 박원구,www.erlang.co.kr)은 초고속 통신용 비메모리 반도체칩(ASIC) 설계업체로서 교환기, 네트워크 보안장비의 핵심 칩과 보드를 설계.제조한다. 여기서 개발한 교환기용 칩과 보드는 LG전자에 납품되어 최종 교환기로 완성된 후 KT, 데이콤, SK텔레콤, KTF등에 판매된다. 모범적인 상생경영을 통해 LG전자에 장영실상을 안겨준 장비인 MSR40의 핵심 비메모리칩을 개발한 얼랑시스템. 수요자 맞춤 설계로 시장의 어려움을 타개하고 세계 1위를 향해 발전하는 얼랑시스템의 박원구 대표를 만나본다.

• IT SoC Magazine
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• s.2
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• pp.34-38
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• 2004

실리콘 처리 기술의 고속화 요구와 유무선 환경에서 동영상 통신이 가능한 비디오 폰, 영상 회의 시스템, 이동 통신용 단말기 등의 전자 제품 사용자의 급증은 시스템을 하나의 칩에 집적화하는 SoC(System-On-a-Chip) 설계 기술을 요구하고 있다. 칩의 복잡도와 SoC 제품의 생산성 차이가 계속적으로 증가함에 따라 현재의 IC 설계 방법으로는 SoC 제품의 성능과 요구의 변화를 만족시킬 수 없다. 칩의 면적을 최소화하고 성능을 최대화하며 게이트 수준의 최적화를 통한 기존의 셀 기반 설계 방법으로는 설계의 생산성 문제를 해결할 수 없다. 이러한 문제를 해결 위한 새로운 설계 방법인 IP 재사용을 기반으로 한 플랫폼 기반 설계가 제시되었다. 플랫폼 기반 설계는 SoC 제품을 빠르게 개발하기 위한 응용 기반 통합 플랫폼과 재사용이 가능한 IP(Intellectual Property) 이용한 플랫폼 기반 설계(Platform-Based Design) 방법이다. 새로운 설계 방법은 90% 이상의 IP 재사용을 통해서 설계 시간을 단축하며, 시스템 수준에서의 최적화를 통해서 제품의 시장 경쟁력(Time-to-Market)의 문제를 해결하기 위한 방법이다.