• Journal of KIISE:Computer Systems and Theory
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• v.35 no.7
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• pp.354-360
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• 2008

Power-related issues have become important considerations in current generation microprocessor design. One of these issues is that of elevated on-chip temperatures. This has an adverse effect on cooling cost and, if not addressed suitably, on chip reliability. In this paper we investigate the general trade-offs between temporal and spatial hot spot mitigation schemes and thermal time constants, workload variations and microprocessor power distributions. By leveraging spatial and temporal heat slacks, our schemes enable lowering of on-chip unit temperatures by changing the workload in a timely manner with Operating System (OS) and existing hardware support.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 2006.05a
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• pp.119-123
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• 2006

본 논문에서는 마이크로프로세서의 기능을 수행하는 데 필수적이며 사용빈도가 높은 총 64개의 명령어를 정의한 후 이를 처리할 데이터패스를 구성해 스테이트 머쉰으로 제어하는 방식으로 실용적 8비트 마이크로프로세서를 VHDL로 설계를 하고 FPGA로 구현했다. 통상 마이크로프로세서 관련 논문에서는 기능적 시뮬레이션까지만 했거나, 인터럽트 기능이 없든지, 하드웨어로 구현을 하지 않았거나, 또는 개발 관련 내용이 자세히 제시되지 않았었다. 본 논문에서는 데이터 이동, 논리, 가산 연산뿐만 아니라 분기, 점프 연산도 실행할 수 있도록 해 연산 및 제어용도에 적합하도록 하였고, 스택, 외부 인터럽트 기능까지도 지원하도록 해 그 자체로서 완전한 실용적 마이크로프로세서가 되도록 하였다. 또한 프로그램 ROM까지도 칩 안에 넣어 전체 마이크로프로세서를 단일 칩으로 구현하였다. 타이밍 시뮬레이션으로 검증 후 제작 과정을 통해, 설계된 마이크로프로세서가 정상적으로 동작함을 확인하였다. Altera MAX+.PLUS II 통합개발환경 하에서 EP1K50TC144-3 FPGA 칩으로 구현을 하였고 최대 동작주파수는 9.39MHz까지 가능했고 사용한 로직 엘리먼트의 개수는 2813개로서 논리 사용률은 97%이었다.

• The Transactions of the Korea Information Processing Society
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• v.2 no.3
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• pp.433-442
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• 1995

This paper presents an improved VLSI implementation of a parallel sorter to achieve O(Ν) time complexity. Many fast VLSI sort algorithms have been proposed for sorting N elements in O(log Ν) time. However, most such algorithms proposed have complex network structure without considering data input and output time. They are also very difficult to expand or to use in real applications. After analyzing the chip area and time complexity of several parallel sort algorithms with overlapping data input and output time, the most effective algorithm, the rebound sort algorithm, is implemented in VLSI with some improvements. To achieve O(Ν) time complexity, an improved rebound sorter is able to sort 8 16-bits records on a chip. And it is possible to sort more than 8 records by connecting chips in a chain vertically.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.6A
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• pp.405-413
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• 2003

This paper presents new DSP (Digital Signal Processor) instructions and their hardware architecture to efficiently implement RS (Reed-Solomon) codecs, which is one of the most widely used FEC (Forward Error Control) algorithms. The proposed DSP architecture can implement various primitive polynomials by program, and thus, hardwired codecs can be replaced. The new instructions and their hardware architecture perform GF (Galois Field) operations using the proposed GF multiplier and adder. Therefore, the proposed DSP architecture can significantly reduce the number of clock cycles compared with existing DSP chips. It can perform RS decoding rate of up to 228.1 Mbps on 130MHz DSP chips.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.4B
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• pp.237-244
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• 2003

This paper presents the design of a QPSK/16-QAM downstreams receiver chip. The proposed chip consists of a blind equalizer, a timing recovery block and a carrier recovery block. The blind equalizer uses a DFE sturucture using CMA(Constant Module Algorithm). The symbol timing recovery uses the modified parabolic interpolator. The decision-directed carrier recovery is used to remove the carrier frequency offset, phase offset and phase jitter. The implemented LMDS receiver can support four data rates, 10, 20, 30 and 40 Mbps and can accommodate the symbol rate up to 10 Mbaud. This symbol rate is faster than existing QAM receivers.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.878-881
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• 2009

As for the technology developed for network security, there is little difference of design ability between the domestic and the foreign studies. Although the development of 2048 RSA processor has been undergone, the processing speed does not meet the requirement due to its long width. These days, an RSA processor architecture with higher speed comsuming less resource is necessary. As for the development of RNG (Random Number Generator), the technology trend is moving from PRNG (Pseudo Random Number Generator) to TRNG (True Random Number Generator), also requiring less area and high speed.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10c
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• pp.676-678
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• 2003

최근에 2.5G나 3G 이동 단말 장치를 위한 프로세서로, 다양한 멀티미디어가 가미된 응용구현이 가능하도록 RISC 프로세서와 DSP를 포함하는 단일 칩 프로세서 기술이 등장하고 있다. 이에 따라 듀얼 프로세서 구조에서 비디오 인코딩/디코딩의 처리 속도를 향상시키기 위안 비디오의 인코더/디코더 구조를 제안한다. 기존의 연구에서는 비디오의 인코딩/디코딩의 전 과정을 DSP가 담당하도록 설계하였으나 많은 비트 연산이 필요한 부분에서는 RISC 칩보다 효율성이 낮게 된다. 이러한 문제점을 해결하기 위하여 본 논문에서는 비디오 신호 처리의 인코딩/디코딩을 구성하는 모듈들을 DSP와 RISC의 특성에 맞도록 분리해 수행시킴으로써 효율성을 높이고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10e
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• pp.619-621
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• 2002

최근에 인터넷의 보급이 확산되어지면서, 사용자들의 VOD, 홈 네트워킹과 같은 고품질의 서비스 요구도 증가하게 있는 추세이다. 특히 홈 네트워킹 시스템에서는 인터넷을 통해 댁내의 가전제품과의 상호연결 및 제어까지 할 수 서비스의 개발에 박차를 가하고 있다. 이는 즉, 이기종 프로토콜을 수용하면서도 이들 간의 통신이 가능하게 하는 새로운 구조의 공통 프로토콜과 새로운 시스템 구조가 필요함을 의미한다. 본 논문에서는 이러한 공통프로토콜과 새로운 칩의 구조 및 칩 내부의 패킷 스위칭을 위한 새로운 스위치 구조를 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2000.10b
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• pp.1361-1364
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• 2000

STC104 라우터칩은 점대점 방식으로 자료를 전송하도록 설계되어 있어서 하드웨어 기반의 멀티캐스팅을 할 수 없다. 멀티캐스팅을 하기 위해서는 각 노드간의 관계를 파악하여 동시에 데이터를 전송하는 알고리즘을 개발하여 소프트웨어적인 방법을 이용해야 한다. 본 논문에서는 멀티캐스팅 트리를 이용하여 STC104 라우터칩으로 이루어진 그물 구조 망에서 멀티캐스링 전송 알고리즘을 제시하고 그 성능을 실험하였다. 멀티캐스팅 트리를 이용한 전송 성능은 전체 hop수가 적을수록 그리고 발원 노드가 전송할 때 적절히 분산시켜 전송할수록 개선된 성능이 나타났다.

• Food Engineering Progress
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• v.14 no.1
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• pp.49-53
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• 2010

Surface plasmon resonance (SPR) which is utilized in thin film refractometry-based sensors has been concerned on measurement of physical, chemical and biological quantities because of its high sensitivity and label-free feature. In this paper, an application of SPR to detection of alcohol content in wine and liquor was investigated. The result showed that SPR sensor had high potential to evaluate alcohol content. Nevertheless, food industry may need SPR sensor with higher sensitivity. Herein, we introduced a nano-technique into fabrication of SPR chip to enhance SPR sensitivity. Using Langmuir-Blodgett (LB) method, gold film with nano-structured surface was devised. In order to make a new SPR chip, firstly, a single layer of nano-scaled silica particles adhered to plain surface of gold film. Thereafter, gold was deposited on the template by an e-beam evaporator. Finally, the nano-structured surface with basin-like shape was obtained after removing the silica particles by sonication. In this study, two types of silica particles, or 130 nm and 300 nm, were used as template beads and sensitivity of the new SPR chip was tested with ethanol solution, respectively. Applying the new developed SPR sensor to a model food of alcoholic beverage, the sensitivity showed improvement of 95% over the conventional one.