• Journal of the Korean Institute of Telematics and Electronics
• /
• v.16 no.6
• /
• pp.31-39
• /
• 1979

This paper dealt with a general the Qrem of frequency doubler. By summarizing the frequency doubler theorems, a new frequency doubter theorem can be derived. "In time invarient system, if the input waveform shows the half-wave symmetric characteristic and if the even function is the mapping from input into output, then the frequency of output is at least 2-times of input frequency." By the theorem, this paper propose a new wide band square wave frequency doublerusing negative resistance circuit.e circuit.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.30 no.7A
• /
• pp.557-567
• /
• 2005

We evaluate the BER performance of OFDMA system for Wibro services in frequency selective Rayleigh fading channel, considering the carrier frequency offset and the nonlinear high power amplifier. In the uplink OFDMA, nonlinear amplifier and frequency offset introduce larger BER degradation than in the downlink. We explain the reason and obtain the required output back-off of the nonlinear amplifier and value of frequency offset for good BER performance.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.9 no.3
• /
• pp.504-509
• /
• 2005

This paper evaluates the BER performance of MC-DS-CDMA systems in frequency selective Rayleigh fading channel, considering the carrier frequency offset and the nonlinear high power amplifier. In the uplink MC-DS-CDMA, the BER performance is better than in the downlink. This paper presents the required output back-off of the nonlinear amplifier and value of frequency offset for good BER performance.

• Proceedings of the KIPE Conference
• /
• 2013.07a
• /
• pp.506-507
• /
• 2013

본 논문은 단상 전원 시스템에서 입력전원의 위상각 추정에 2차 일반화 적분기(Second-Order Generalized Integrator - SOGI)를 기반으로 하는 적응 필터구조를 적용한다. SOGI 출력은 전원 위상각과 관련되고, 올바른 출력을 위해서는 중심 주파수 ${\omega}^{\prime}$이 전원 주파수를 빠르게 추정할 수 있도록 FLL(Frequency Locked Loop)제어가 필요하다. SOGI-FLL의 기존의 방법과는 다르게 비선형 특성이 강한 주파수 동기화 동특성 모델에 퍼지제어를 적용함으로써 복잡한 선형화 과정이 필요하지 않으며, 실시간 이득 조절로 빠르게 전원 주파수 추정을 할 수 있는데 이는 최종적으로 빠른 전원 위상각 추정을 의미한다. 제안된 방법에 대해서 시뮬레이션을 통하여 그 타당성을 검증한다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.13 no.1
• /
• pp.54-62
• /
• 1988

For code division multiple access, a frequency synthesizer of elementary components is necessary in the system application of frequency hopped spread spectrum communication. This paper proposes the model of N-loop PLL frequency synthesizer to be adaptied for generating the output frequency resultes in the frequency hopping pattern and to be easy in practical application of the system. It was analyzed how the frequency divider ratio distribute, what the method to decide frequency divider ratio is and what relationship of bandwidth of BPF and degree of multiple have is also analyzed in order to hop the desired frequency output.

• Proceedings of the KIPE Conference
• /
• 2017.07a
• /
• pp.225-226
• /
• 2017

본 논문에서는 WBG소자인 GaN HEMT를 적용한 고전력밀도의 부스트 컨버터개발을 제안하였다. GaN HEMT는 문턱전압이 낮아 인덕턴스에 민감하므로 인덕턴스를 최소화시키는 PCB 레이아웃을 설계하였다. 입력단에 60V의 직류전원을 연결한 후, 출력 전압을 120V, 출력 전력을 100W와 200W로 고정하여 주파수에 따른 소자의 온도와 효율을 측정하였다. 주파수를 100kHz에서 1MHz까지 100kHz간격으로 변화시켜 실험하였고, 부하전력과 주파수가 커질수록 GaN HEMT의 온도가 상승하였다. 컨버터 효율은 부하전력이 100W이고, 주파수가 100kHz일 때 91.7%로 가장 낮은 효율이 나타났고, 부하전력이 200W, 주파수가 600kHz일 때 97.4%로 가장 높은 효율이 나타났다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.46 no.7
• /
• pp.61-67
• /
• 2009

This paper reports an Integer-N phase locked loop (PLL) frequency synthesizer which was implemented in a 250nm standard digital CMOS process for a UHF RFID wireless communication system. The main blocks of PLL have been designed including voltage controlled oscillator, phase frequency detector, and charge pump. The LC VCO has been used for a better noise property and low-power design. The source and drain juntions of PMOS transistors are used as the varactor diodes. The ADF4111 of Analog Device has been used for the external pre-scaler and N-divider to divide VCO frequency and a third order RC filter is designed for the loop filter. The measured results show that the RF output power is -13dBm with 50$\Omega$ load, the phase noise is -91.33dBc/Hz at 100KHz offset frequency, and the maximum lock-in time is less than 600us from 930MHz to 970MHz.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.25 no.11A
• /
• pp.1661-1671
• /
• 2000

본 고에서는 한국통신(Korea Telecom) IMT-2000 시험시스템(이하: Trial system 라고 함) 단말기용 전력증폭단으로 적용하기 위한 다단구동증폭기 및 전력증폭기를 GaAs MMIC로 설계 구현하는 기술을 제시하였다. 설계된 구동증폭기는 3단으로구성하여 RF(Radia Frequency) 송신신호(1955$\pm$70MHz)대역에서 2단 (중간단)의 이득 조정범위가 40 dB이상이 될 수 있도록 능동부품인 MESFET를 Cascade 형으로 구성하고 MESFET의 게이트(gate)에 조정전압을 인가하는 증폭기를 설계하여 GaAs MMIC화 1 침(크기4$\times$5 mm)으로 제작하였다. 아울러, 본 논문에서는 제시한 구동증폭기는 동작주파수 대역폭 범위기 3.5배이고 출력전력은 15dBmm 이며, 출력전력이득이 25~27dB이고 반사계수는 -15~20dB이며 이득평탄도 3dB(동작주파수 대역폭내)로써 Trial system용 단말기의 최종단인 전력증폭단의 출력단 특성을 효과적으로 나타내었다. 그리고, 전력 증폭기는 2개의 입력단에서 출력되는 신호를 분배하는 전력분배기와 병렬구조인 4개의 증폭단에서 출력되는 출력신호를 외부에서 접속하는 전력결합기를 접소하여 구성하였으며 RF(Radio Frequency) 주파수(1955 $\pm$70NHz)에서 대역폭을 4배로 설계하여 광대역인 대역폭을 구현하였고 출력전력은 570mW이며, 출력부가효율(PAE; Power Added Efficency)가 -15$\pm$20dB이고, 이득 평탄도(Gain flatness)는 동작주파수 대역내에서 0.5dB이며 입출력 전압정재파비(Input & Output VSWR)가 13이하인 고출력 전력증포기를 GaAs MMIC화 1칩 (크기; 3$\times$4mm)으로 제작하였다.의 다양성이나 편리성으로 변화하는 것이 국적을 바꾸는 것보다 어려운 시 대가 멀지 않은 미래에 도래할 것이다. 신세기 통신 과 SK 텔레콤에는 현재 1,300만명이 넘 는 고객이 있으며. 이들 고객은 어 이상 음성통화 중심의 이동전화 고객이 아니라 신세기 통신과 SK텔레콤이 함께 구축해 나갈 거대란 무선 네트워크 사회에서 정보화 시대를 살아 갈 회원들이다. '컨텐츠의 시대'가 개막되는 것이며, 신세기통신과 SK텔레콤은 선의의 경쟁 과 협력을 통해 이동인터넷 서비스의 컨텐츠를 개발해 나가게 될 것이다. 3배가 높았다. 효소 활성에 필수적인 물의 양에 따른 DIAION WA30의 라세미화 효율에 관하여 실험한 결과, 물의 양이 증가할수록 그 효율은 감소하였다. DIAION WA30을 라세미화 촉매로 사용하여 아이소옥탄 내에서 라세믹 나프록센 2,2,2-트리플로로에틸 씨오에스터의 효소적 DKR 반응을 수행해 보았다. 그 결과 DIAION WA30을 사용하지 않은 경우에 비해 반응 전환율과 생성물의 광학 순도는 급격히 향상되었다. 전통적 광학분할 반응의 최대 50%라는 전환율의 제한이 본 연구에서 찾은 DIAION WA30을 첨가함으로써 성공적으로 극복되었다. 또한 고체 염기촉매인 DIAION WA30의 사용은 라세미화 촉매의 회수 및 재사용이 가능하게 해준다.해준다.다. TN5 세포주를 0.2 L 규모 (1 L spinner flask)oJl에서 세포간의 응집현상 없이 부유배양에 적응,배양시킨 후 세포성장 시기에 따른 발현을 조사한 결과 1 MOI의 감염조건 하에서는 $0.6\times10^6$cell/mL의 early exponential시기의 세포밀도에서 72시간 배양하였을 대 최대 발현양을 나타내었다. 나타내었다. $\beta$4 integrin의 표현이 침투 능력을 높이는 역할을 하나 이때에는 laminin과 같은 리간드와의 특이

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.38 no.8
• /
• pp.1-12
• /
• 2001

The adaptive learning circuit is designed on the basis of modeling of MFSFET (Metal-Ferroelectric-Semiconductor FET) and the numerical results are analyzed. The output frequency of the adaptive learning circuit is inversely proportional to the source-drain resistance of MFSFET and the capacitance of the circuit. The saturated drain current with input pulse number is analogous to the ferroelectric polarization reversal. It indicates that the ferroelectric polarization plays an important role in the drain current control of MFSFET. The output frequency modulation of the adaptive learning circuit is investigated by analyzing the source-drain resistance of MFSFET as functions of input pulse numbers in the adaptive learning circuit and the dimensionality factor of the ferroelectric thin film. From the results, the frequency modulation characteristic of the adaptive learning circuit are confirmed. In other words, adaptive learning characteristics which means a gradual frequency change of output pulse with the progress of input pulse are confirmed. Consequently it is shown that our circuit can be used effectively in the neuron synapses of nueral networks.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.18 no.2
• /
• pp.408-414
• /
• 2014

This paper proposes a charge-pump phase-locked loop (PLL) with 51-phase output clock of a 125 MHz target frequency. The proposed PLL uses three voltage controlled oscillators (VCOs) to generate 51-phase clock and increase of maximum operating frequency. The 17 delay-cells consists of each VCO, and a resistor averaging scheme which reduces the phase mismatch among 51-phase clock combines three VCOs. The proposed PLL uses a 65 nm 1-poly 9-metal CMOS process with 1.0 V supply. The simulated peak-to-peak 지터 of output clock is 0.82 ps at an operating frequency of 125 MHz. The differential non-linearity (DNL) and integral non-linearity (INL) of the 51-phase output clock are -0.013/+0.012 LSB and -0.033/+0.041 LSB, respectively. The operating frequency range is 15 to 210 MHz. The area and power consumption of the implemented PLL are $580{\times}160{\mu}m^2$ and 3.48 mW, respectively.