• 한국정보통신학회논문지
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• 제16권3호
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• pp.579-584
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• 2012

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 드레인유도장벽감소 현상은 채널의 길이가 짧아질 때 드레인 전압이 소스측 전위장벽에 영향을 미쳐 장벽의 높이를 감소시키는 현상으로써 단채널에서 발생하는 매우 중요한 효과이다. 본 연구에서는 DIBL을 해석하기 위하여 이미 발표된 논문에서 타당성이 입증된 포아송 방정식의 해석학적 전위분포를 이용할 것이다. 이 모델은 특히 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 소자 파라미터인 채널두께, 산화막두께, 도핑농도 등에 대하여 드레인유도장벽감소의 변화를 관찰하고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.888-891
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• 2011

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 드레인 유기장벽감소 현상은 채널의 길이가 짧아질 때 드레인 전압이 소스쪽 장벽에 영향을 미쳐 장벽의 높이를 감소시키는 현상으로써 단채널에서 발생하는 매우 중요한 효과이다. 본 연구에서는 DIBL을 해석하기 위하여 이미 발표된 논문에서 타당성이 입증된 포아송방정식의 해석학적 전위분포를 이용할 것이다. 이 모델은 특히 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 소자 파라미터인 채널두께, 산화막두께, 도핑강도 등에 대하여 드레인 유기장벽감소의 변화를 관찰하고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.329-329
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• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.

• 대한의용생체공학회:의공학회지
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• 제22권2호
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• pp.145-150
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• 2001

대뇌 피질에 삽입하여 깊이에 따라 신경 신호를 기록하기 위한 탐침형 반도체 미세전극 어레이(depth-type silicon microelectrode array, 일명 SNU probe)를 제작하였다. 붕소를 확산시켜 생성된 고농도 p-type doping된 p＋ 영역을 습식식각 정지점으로 사용하는 기존의 방법과 달리 실리콘 웨이퍼의 앞면을 건식식각하여 원하는 탐침 두께만큼의 깊이로 트렌치(trench)를 형성한 후 뒷면을 습식식각하는 방법으로 탐침 형태의 미세 구조를 만들었다. 제작된 반도체 미세전극 어레이의 탐침 두께는 30 $\mu\textrm{m}$이며 실리콘 건식식각을 위한 마스크로 6 $\mu\textrm{m}$ 두께의 LTO(low temperature oxide)를 사용하였다. 탐침의 두께는 개발된 본 공정을 이용해서 5~90 $\mu\textrm{m}$ 범위까지 쉽게 조절할 수 있었다. 탐침의 두께를 보다 쉽게 조절할 수 있게 됨에 따라 여러 신경조직에 필요한 다양한 구조의 반도체 미세전극 어레이를 개발할 수 있게 되었다. 본 공정을 이용해서 개발된 4채널 SUN probe를 사용하여 흰쥐의 제1차 체감각 피질에서 4채널 신경 신호를 동시에 기록하였으며, 전기적 특성검사에서 기존의 탐침형 반도체 미세전극, 텅스텐 전극과 대등하거나 우수한 신호대 잡음비(signal to noise ratio, SNR)특성을 가짐을 확인하였다.

• 한국정보통신학회논문지
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• 제21권6호
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• pp.1069-1074
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• 2017

항복전압의 감소는 채널길이 감소에 의하여 발생하는 심각한 단채널 효과이다. 본 논문에서는 10 nm 이하 채널길이를 갖는 이중게이트 MOSFET에서 채널크기의 변화를 파라미터로 하여 채널도핑에 따른 항복전압의 변화를 고찰하였다. 이를 위하여 해석학적 전위분포에 의한 열방사 전류와 터널링 전류를 구하고 두 성분의 합으로 구성된 드레인 전류가 $10{\mu}A$가 될 때, 드레인 전압을 항복전압으로 정의하였다. 결과적으로 채널 도핑농도가 증가할수록 항복전압은 크게 증가하였다. 채널길이가 감소하면서 항복전압이 크게 감소하였으며 이를 해결하기 위하여 실리콘 두께 및 산화막 두께를 매우 작게 유지하여야만 한다는 것을 알 수 있었다. 특히 터널링 전류의 구성비가 증가할수록 항복전압이 증가하는 것을 관찰하였다.

• 한국정보통신학회논문지
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• 제18권6호
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• pp.1422-1428
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압 이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.688-690
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• 2017

항복전압의 감소는 채널길이 감소에 의하여 발생하는 심각한 단채널 효과이다. 트랜지스터 동작 중에 발생하는 단채널 효과는 트랜지스터의 동작범위를 감소시키는 문제를 발생시킨다. 본 논문에서는 10 nm 이하 채널길이를 갖는 이중게이트 MOSFET에서 채널크기의 변화를 파라미터로 하여 채널도핑에 따른 항복전압의 변화를 고찰하였다. 이를 위하여 해석학적 전위분포에 의한 열방사 전류와 터널링 전류를 구하고 두 성분의 합으로 구성된 드레인 전류가 $10{\mu}A$가 될 때, 드레인 전압을 항복전압으로 정의하였다. 결과적으로 채널 도핑농도가 증가할수록 항복전압은 크게 증가하였다. 채널길이가 감소하면서 항복전압이 크게 감소하였으며 이를 해결하기 위하여 실리콘 두께 및 산화막 두께를 매우 작게 유지하여야만 한다는 것을 알 수 있었다. 특히 터널링 전류의 구성비가 증가할수록 항복전압이 증가하는 것을 관찰하였다.

• 한국정보통신학회논문지
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• 제17권5호
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• pp.1196-1202
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• 2013

본 연구에서는 이중게이트 MOSFET에 대한 항복전압의 변화를 채널도핑 및 소자파라미터에 따라 이차원 전위분포모델을 이용하여 분석한 것이다. 낮은 항복전압은 전력소자동작에 저해가 되고 있으며 소자의 크기가 감소하면서 발생하는 단채널 효과에 의하여 이중게이트 MOSFET의 경우도 심각하게 항복전압이 감소하고 있다. 항복전압분석을 위하여 포아송방정식의 이차원 해석학적 전위분포모델을 이용하여 채널도핑농도와 소자 파라미터인 채널길이, 채널두께, 게이트산화막 두께 등에 대하여 항복전압의 변화를 관찰하였다. 분석결과 항복전압은 채널도핑 농도의 크기뿐만이 아니라 소자크기 파라미터에 대해서 커다란 변화를 보이고 있었으며 특히 채널도핑함수인 가우시안 함수의 형태에 따라서도 큰 변화를 보이고 있다는 것을 관찰할 수 있었다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.163-168
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• 2015

본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자한다. 단채널 효과를 감소시키기 위하여 개발된 다중게이트 MOSFET중에 비대칭 이중게이트 MOSFET는 채널전류를 제어할 수 있는 요소가 대칭형의 경우보다 증가하는 장점을 지니고 있다. 그러나 10nm 이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 경우, 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 차단전류 중에 터널링 전류의 비율을 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 포아송방정식을 이용하여 구한 해석학적 전위분포와 WKB(Wentzel-Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 하단 게이트 전압에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 상하단 산화막 두께 그리고 채널두께 등에 따라 매우 큰 변화를 보이고 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.741-744
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압 이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.