• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.254-254
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• 2012

최근 친환경 에너지원 및 에너지 저감기술을 바탕으로 한 자동차 부품산업이 재편되고 있다. 그 중, 극한의 산화전해질 환경에서 견뎌야하는 연료전지 분리막 소재와, 자동차 연비향상을 위한 엔진소재 개발 경쟁이 가열되는 상황이다. 이러한 소재에는 공통적으로 고 내식성과 내 마모성의 특성이 요구되는데, 스테인레스강은 이러한 조건에 적합한 소재이다. 왜냐하면, 사용분위기에 의해 산화막이 두꺼워지고 이로 인해 저항이 증가하는 현상 때문에 연료전지 부품에 질화를 하여 이런한 현상이 일어나지 않으면서 내식성은 유지하기 때문이다. 하지만, 표면경도가 낮아 내 마모성 저하로 부품의 수명을 떨어뜨리는 단점이 있다. 따라서, 고 내식성 유지하되, 표면경도는 향상하는 기술이 필요한데, S-phase 과고용 질화기술은 이러한 문제를 해결할 것으로 보여진다. 하지만, 이러한 층의 형성에도 불구하고, 스테인레스강 자체 소재제작 과정에서의 품질문제 및 가공경화로 인한 문제와 더불어 질화처리 후 표면계질의 석출상이나 크랙형성으로 인해 내식성은 오히려 저감되는 문제를 지니고 있다. 이에 대한 대안으로, 표면 질화처리 후 침탄 공정을 추가 도입하였다. 따라서, 본 연구 에서는 기존 질화공정에서 내식성 저하원인에 대한 분석 및 고찰하고, 또한 새롭게 제안된 질화 침탄 기술을 통해 질소뿐만 아니라 탄소원자의 침입으로 내식성 저하를 방지하는 동시에 표면경도 향상하는 새로운 연구결과를 보여주고자 한다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 춘계학술발표강연 및 논문개요집
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• pp.129-129
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• 2003

최근에 능동 영역 액정 표시 소자(Active Matrix Liquid Crystal Display, AMLCD)에서 고해상도와 빠른 응답속도를 요구하게 되면서부터 다결정 실리콘(poly-Si) 박막 트랜지스터(Thin Film Transistor, TFT)가 쓰이게 되었다. 그리고 일반적으로 디스플레이의 기판을 상대적으로 저가의 유리를 사용하기 때문에 저온 공정이 필수적이다. 따라서 새로운 저온 결정화 방법과 부가적으로 최근 디스플레이 개발 동향 중 하나인 대화면에 적용 가능한 공정인 금속유도 결정화 (Silicide Mediated Crystallization, SMC)가 연구되고 있다. 이 소자는 top-gated coplanar구조로 설계되었다. (그림 1)(100) 실리콘 웨이퍼위에 3000$\AA$의 열산화막을 올리고, LPCVD로 55$0^{\circ}C$에서 비정질 실리콘(a-Si:H) 박막을 550$\AA$ 증착 시켰다. 그리고 시편은 SMC 방법으로 결정화 시켜 TEM(Transmission Electron Microscopy)으로 SMC 다결정 실리콘을 분석하였다. 그 위에 TFT의 게이트 산화막을 열산화막 만큼 우수한 TEOS(Tetraethoxysilane)소스로 사용하여 실리콘 산화막을 1000$\AA$ 형성하였고 게이트는 3000$\AA$ 두께로 몰리브덴을 스퍼터링을 통하여 형성하였다. 이 다결정 실리콘은 3$\times$10^15 cm^-2의 보론(B)을 도핑시켰다. 채널, 소스, 드래인을 정의하기 위해 플라즈마 식각이 이루어 졌으며, 실리콘 산화막과 실리콘 질화막으로 passivation하고, 알루미늄으로 전극을 형성하였다 그리고 마지막에 TFT의 출력특성과 전이특성을 측정함으로써 threshold voltage, the subthreshold slope 와 the field effect mobility를 계산하였다.

• 한국재료학회지
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• 제4권1호
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• pp.63-74
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• 1994

$SiO_{2}$초박막(ultrathin film)의 두께 조절 용이성, 두께 균일성, 공정 재현성 및 전기적 특성을 향상시키기 위해 실리콘을 $N_{2}O$분위기에서 열산화시켰다. $N_2O$분위기에서 박막 성장시 산화와 동시에 질화가 이루어지기 때문에 전기적 특성의 향상을 가져올 수 있었다. 질화 현상에 의해 형성된 Si-N결합 형성은 습식 식각율과 ESCA분석으로 확인할 수 있었다. $N_2O$분위기에서 성장된 $SiO_{2}$박막은 Fowler-Nordheim(FN)전도 기구를 보여주었으며, 절열파괴 특성과 누설 전류특성 및 산화막의 신뢰성은 건식 산화막에 비해서 우수하였다. 또한 계면 포획밀도는 건식 산화막에 비해 감소하였고, 전하를 주입했을 때 생성되는 계면 준위의 양 또는 크게 감소하였다. 산화막 내부에서의 전하 포획의 양도 감소하였고, 전하를 주입하였을 때 생성되는 전하 포획의 양도 감소하였다. 이와 같은 전기적인 특성의 향상은 산화막 내부에서 약하게 결합하고 있는 Si-O 결합들이 Si-N결합으로의 치환과 스트레스 이완에 의하여 감소하였기 때문이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.293-293
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• 2011

현재 디스플레이의 연구의 최종목표는 저온 공정을 이용한 플렉서블 디스플레이의 적용이다. 이를 위해 채널 영역, 도핑, 기판 및 게이트 절연막 등에 대해 다양한 연구가 진행되고 있다. 이번 연구에서 게이트 절연막을 가장 널리 이용되는 질화막 (산화막)을 CVD법을 이용하였다. 온도 가변 이전에 파워, 가스비 등의 공정을 진행하였으며, 이 후 최적 조건을 이용하여 온도 가변을 진행하였다. 200도 미만의 극저온 공정에서의 절연막 특성을 고온에서의 절연막 특성과 비교 분석 하였다.

• 한국정보통신학회논문지
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• 제7권2호
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• pp.269-275
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• 2003

저전압 프로그래밍이 가능한 플래시메모리를 실현하기 위하여 0.35$\mu\textrm{m}$ CMOS 공정 기술을 이용하여 터널링산화막, 질화막 그리고 블로킹산화막의 두께가 각각 2.4nm, 4.0nm, 2.5nm인 SONOS 트랜지스터를 제작하였으며, SONOS 메모리 셀의 면적은 1.32$\mu$$m^2$이었다. 질화막의 두께를 스케일링한 결과, 10V의 동작 전압에서 소거상태로부터 프로그램상태로, 반대로 프로그램상태에서 소거상태로 스위칭 하는데 50ms의 시간이 필요하였으며, 최대 메모리윈도우는 1.76V이었다. 그리고 질화막의 두께를 스케일링함에도 불구하고 10년 후에도 0.5V의 메모리 윈도우를 유지하였으며, 105회 이상의 프로그램/소거 반복동작이 가능함을 확인하였다. 마지막으로 부유게이트 소자에서 심각하게 발생하고있는 과도소거현상이 SONOS 소자에서는 나타나지 않았다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기물성,응용부문
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• pp.134-136
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• 2002

유리기판 위에서 제작된 다결정 실리콘 TFT(Thin Film Transistor) 에서는 열전도율이 낮은 실리콘 산화막 같은 물질이 사용되기 때문에 열에 대해서 낮은 임계점을 갖는다. 이로 인하여. 게이트와 드레인에 높은 전압이 걸리는 조건에서 동작시킬 경우에는 다결정 실리콘 TFT에서의 열화 현상이 두드러지게 나타나게 된다. 그러나, 열전도율이 실리콘 산화막(SiO2) 보다 열배 이상 높은 실리콘 질화막(SiNx)을 ILD(inter-layer dielectric) 재료로 사용했을 때 같은 스트레스 조건에서 다결정 실리콘의 신뢰성이 개선되는 것을 확인할 수 있었다.

• 대한환경공학회지
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• 제27권2호
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• pp.138-144
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• 2005

본 연구는 질화작용에 관여하는 Nitrosomonas sp. 등의 암모니아산화세균과 Nitrobacter sp. 등 아질산산화세균이 $A^2/O$ Pilot 장치의 혐기조, 무산소조, 호기조에서 어떤 양상으로 변화하는지를 조사하는데 있다. 혼합액의 부유 질화세균군과 폐타이어로 성형 제조된 입상담체에 부착된 질화세균군은 FISH법으로 분석하였다. Pilot 장치의 질산화속도는 $1.97{\sim}2.98mg\;N/g\;MLVSS{\cdot}hr$의 값을 보였다. 각 반응조에서 총 부유 세균수중 암모니아 산화세균군 (NSO로 검출된 세균군)이 차지하는 비율은 호기조 < 무산소조 < 혐기조 순이었으나, 이와 반대로 아질산 산화세균(NIT로 검출된 세균)이 차지하는 비율은 혐기조 < 무산소조 < 호기조 순이었다. 생물막의 두께와 건조밀도 및 담체 무게당 부착된 미생물량은 각각 $180{\sim}188\;{\mu}m$, $38.5{\sim}43.9\;mg/cm^3$, $29.4{\sim}32.5\;mg/g$ 이었고, 담체에 부착된 총세균수 중 질화세균이 차지하는 비율은 NSO(3.2%)와 NIT(2.8%)가 거의 비슷하였으나, 각 반응조에 존재하는 부유성 질화세균, 즉 NSO($22.8{\sim}28.4%$)와 NIT($17{\sim}26%$)에 비해서는 부착성 질산화 세균의 비가 현저히 낮았다.

• 전자공학회논문지D
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• 제34D권2호
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• pp.38-45
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• 1997

본 논문에서는 반도체 소자 제조 공정 중, 염산화 공정 시에 발생하는 스트레스에 따른 산화막의 3차원적 거동을 시뮬레이션하였다. 이를 위해, 이동하는 3차원 경계면에서의 노드 생성 및 제거 기능을 지는 3차원 적응 메쉬 생성기를 개발하였고, 지배 방정식을 유한요소법(finite element method)으로 이산화시켜 수치 해석적으로 해를 구하는, 스트레스 효과를 고려한 3차원 산화 시뮬레이터를 개발하였다. 본 연구에서는 열산화 공정에 의한 산화막의 3차원적 거동을 관찰하기 위하여, 섬구조(island) 및 공구조(hole structure)의 산화막 성장을 <100> 실리콘 기판에 대하여 $1000^{\circ}C$, 60분간 습식 산화 조건에서 시뮬레이션하였다. 초기 산화막의 두께는 $300\AA$, 질화막의 두께는 $2,000\AA$으로 가정하였다. 마스크의 형태에 따라 코너에서의 새부리(bird's beak)형태가 변하는데, 코너에서의 효과는 마스크 형태에 따라 산화제의 확산이 다른 영역에 비해 감소하거나 증가하는 영향이 주된 이유이지만, 스트레스에 의해 그 영향이 더 커짐을 확인하였다. 섬구조에서는 compressive 스트레스에 의해 코너 부근에서 산화가 감소하는 결과를 가져오고, 공구조에서는 tensile 스트레스로 인해 산화가 더 증가하는 결과를 보임을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.151-151
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• 1999

금속-산화막-반도체(MOS) 소자를 이용하는 집적회로의 발전은 게이트 금속의 규격 감소를 필요로 한다. 규격감소에 따른 저항 증가가 중요한 문제점으로 대두되었으며, 그동안 여러 연구자들에 의하여 금속 게이트에 관련된 연구가 진행되어 왔다. 특히 저항이 낮으며 녹는점이 매우 높은 내화성금속(refractory metal)인 텅스텐(tungsten, W)이 차세대 MOS 소자의 유력한 대체 게이트 금속으로 제안되었다. 텅스텐은 스퍼터링(sputtering)과 화학기상 증착(CVD) 방식을 이용하여 성장시킬 수 있다. 스퍼터링에 의한 텅스텐 증착은 산화막과의 접착성은 우수한 반면에 증착과정 동안에 게이트 산화막(SiO2)에 손상을 주어 게이트 산화막의 특성을 열화시킬 수 있다. 반면, 화학기상 증차에 의한 텅스텐 성장은 스퍼터링보다 증착막의 저항이 상대적으로 낮으나 산화막과의 접착성이 좋지 않은 문제를 해결하여야 한다. 본 연구에서는 감압 화학기상 증착(LPCVD)방식을 이용하여 텅스텐 게이트 금속을 100~150$\AA$ 두께의 게이트 산화막(SiO2 또는 N2O 질화막)위에 증착하여 물리 및 전기적 특성을 분석하였다. 물리적 분석을 위하여 XRD, SEM 및 저항등이 증착 조건에 따라서 측정되었으며, 텅스텐 게이트로 구성된 MOS 캐패시터를 제작하여 절연 파괴 강도, 전하 포획 메커니즘 등과 같은 전기적 특성 분석을 실시하였다. 특히 텅스텐의 접착성을 증착조건의 변화에 따라서 분석하였다. 텅스텐 박막의 SiO2와의 접착성은 스카치 테이프 테스트를 실시하여 조사되었고, 증착시의 기판의 온도에 민감하게 반응하는 것을 알 수 있었다. 또한, 40$0^{\circ}C$ 이상에서 안정한 것을 볼 수 있었다. 텅스텐 박막은 $\alpha$ 및 $\beta$-W 구조를 가질 수 있으나 본 연구에서 성장된 텅스텐은 $\alpha$-W 구조를 가지는 것을 XRD 측정으로 확인하였다. 성장된 텅스텐 박막의 저항은 구조에 따라서 변화되는 것으로 알려져 있다. 증착조건에 따른 저항의 변화는 SiH4 대 WF6의 가스비, 증착온도에 따라서 변화하였다. 특히 온도가 40$0^{\circ}C$ 이상, SiH4/WF6의 비가 0.2일 경우 텅스텐을 증착시킨 후에 열처리를 거치지 않은 경우에도 기존에 발표된 저항률인 10$\mu$$\Omega$.cm 대의 값을 얻을 수 있었다. 본 연구를 통하여 산화막과의 접착성 문제를 해결하고 낮은 저항을 얻을 수 있었으나, 텅스텐 박막의 성장과정에 의한 게이트 산화막의 열화는 심각학 문제를 야기하였다. 즉, LPCVD 과정에서 발생한 불소 또는 불소 화합물이 게이트의 산화막에 결함을 발생시킴을 확인하였다. 향후, 불소에 의한 게이트 산화막의 열화를 최소화시킬 수 있는 공정 조건의 최저고하 또는 대체게이트 산화막이 적용될 경우, 개발된 연구 결과를 산업체로 이전할 수 있는 가능성이 높을 것을 기대된다.

• 한국진공학회지
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• 제3권3호
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• pp.360-367
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• 1994

Si2H6PH3 혼합기체를 사용하여 증착된 in-situ P-doped 비정질 실리콘과 SiH4 기체를사용하여 증착한후에 As+ 이온주입에 의해 도핑시킨 다결정 실리콘 박막을 하부 전극으로 하는 캐패시터를 형성 하였다. 여기서 유전박막층은 자연산화막 화학증착된 실리콘질화막 및 질화막의 산화에 의해 형성된 O-N-O 구조를 갖는 것이었다. 두 종류의 하부전극에 따른 캐패시터의 전기적 특서을 조사하였다. 전기 적 특성으로는 정전용량, 누설전류, 절연파괴전압 및 TDDB 등이었다. 이 가운데 정전용량, 누설전류 및 절연파괴전압은 하부전극에 따라 큰 차이를 보이지않았다. 그러나 음의 전장하에서의 TDDB 특성은 in-situ P-doped 비정실 실리콘이 하부전극인 캐패시터가 As+ 이온 주입실리콘이 하부전극인 것에 비해 더우수하였다. 이와 같은 TDDB 특성의 차이는 하부전극 실리콘의 integrity 차이로 인한 자연산화막의 결함 정도의 차이에 기인하는 것 같다. 이를 뒷받침하는 것으로 투과전자현미경 단면사진으로 확인하였 다. Shallow junction을 유지하는데도 in-situ P-doped 비정실 실리콘은 만족할 만한 결과를 보이며 박 막자체의 면저항값도 낮출 수 있어 초고집적 회로의 캐패시터 전극으로서 이용될 수 있는 것으로 평가 되었다.