• Journal of KIISE:Computer Systems and Theory
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• v.34 no.9
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• pp.445-458
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• 2007

This article presents a novel infrastructure for large-memory database processing using commodity hardware with operating system support. We exploit inexpensive PCs and a high-speed network capable of Remote Direct Memory Access (RDMA) operations to build a new memory hierarchy between fast volatile memory and slow disk storage. The new memory hierarchy guarantees a reasonable response time, and its storage size enables us to run large-memory database systems with little performance degradation. The proposed architecture has two main components: (1) a remote memory system inside the Linux kernel to manage other computers' memory pages efficiently and (2) a remote memory pager responsible for manipulating remote read/write operations on remote memory pages. We insist that the proposed architecture is practical enough to support the rigorous demands of commercial in-memory database systems by demonstrating the performance of publicly available main-memory databases (e.g., MySQL) on our prototyped system. The experimental results show very interesting results from the TPC-C benchmark.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.1
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• pp.68-75
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• 2009

As the recent performance of microprocessor is improving quickly, the necessity of cache is growing because of the increase of the access time of main memory. Every block of direct-mapped cache maps to one cache line. Although the mapping rule is simple, if different blocks map to one cache line, the miss ratio will be higher than the set-associative cache due to conflicts. In this paper, for the improvement of the direct-mapped cache of OpenRISC, 4-way set-associative cache is proposed. Four blocks of the main memory of the proposed cache map to one cache line so that the miss ratio is less than the direct-mapped cache. Pseudo-LRU Policy, which is one of the Line Replacement Policies, is used for decreasing the number of bits that store LRU value. The OpenRISC core including the 4-way set-associative cache was verified with FPGA emulation. As the result of performance measurement using test program, the performance of the OpenRISC core including the 4-way set-associative cache is higher than the previous one by 50% and the decrease of miss ratio is more than 15%.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.853-856
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• 2013

최근 클라우드 서비스가 발전함에 따라 향상된 자원 활용과 소프트웨어 이식성을 증가시키기 위한 하드웨어 가상화 기술 또한 성장하고 있다. 가상화의 특성상 이를 구동하고 관리하는 시스템 관리자가 메모리, 하드디스크 드라이브와 같은 컴퓨팅 리소스에 접근할 수 있다. 관리자에 의한 Cold-boot Attack이나 내부 명령어를 통해서 메모리 상의 데이터가 유출될 수 있으므로 개인정보와 기밀문서와 같은 민감한 데이터의 노출 위험이 발생한다. C. Li 등은 Guest OS의 가상 메모리 기본 단위인 페이지를 암호화하여 관리자에게 메모리 상의 데이터가 노출되지 않도록 막는 기법을 제안하였다. 하지만 페이지 암호화에 사용되는 키를 하이퍼바이저상에서 구하는 과정에서 키가 노출된다는 문제점이 발생한다. 본 논문에서는 내부자 공격에 안전한 가상 머신 프레임워크를 제안한다. IOMMU(Input/Output Memory Management Unit)를 사용하여 직접 하드웨어 디바이스에 접근 가능한 Guest OS를 생성하고 TPM(Trusted Platform Module) 가상화를 사용하여 시스템 관리자가 알 수 없도록 암호 키를 생성/관리한다. 하이퍼바이저는 이 암호 키를 사용하여 Guest OS의 페이지를 암호화한다. 이를 통해 관리자에게 키를 노출하지 않고 Guest OS 메모리 상의 데이터를 보호할 수 있다.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.2
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• pp.75-84
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• 2005

This research is to design a high performance NAND-type flash memory package with a smart buffer cache that enhances the exploitation of spatial and temporal locality. The proposed buffer structure in a NAND flash memory package, called as a smart buffer cache, consists of three parts, i.e., a fully-associative victim buffer with a small block size, a fully-associative spatial buffer with a large block size, and a dynamic fetching unit. This new NAND-type flash memory package can achieve dramatically high performance and low power consumption comparing with any conventional NAND-type flash memory. Our results show that the NAND flash memory package with a smart buffer cache can reduce the miss ratio by around 70% and the average memory access time by around 67%, over the conventional NAND flash memory configuration. Also, the average miss ratio and average memory access time of the package module with smart buffer for a given buffer space (e.g., 3KB) can achieve better performance than package modules with a conventional direct-mapped buffer with eight times(e.g., 32KB) as much space and a fully-associative configuration with twice as much space(e.g., 8KB)

• Proceedings of the Korean Information Science Society Conference
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• 2004.04b
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• pp.142-144
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• 2004

시간의 흐름에 따라 그 위치가 빈번히 변화하는 이동 객체의 특성상 실시간으로 증가하는 이동 객체의 궤적정보를 효과적으로 관리할 수 있는 효율적인 색인 기법이 요구된다. 따라서 본 논문에서는 이동 객체의 궤적을 색인하기 위해 기존에 제안되었던 TB 트리의 성능을 개선시킬 수 있는 확장된 TB-트리(Extented TB-Tree：ETB-Tree)를 제안한다. 기존의 TB 트리는 이동 객체의 궤적 세그먼트를 삽입할 때마다 선행 세그먼트를 가지고 있는 리프 노드를 찾기 위해 루트 노드부터 리프 노드까지 순회해야만 하기 때문에 불필요한 노드 접근으로 인한 오버헤드가 발생한다 이를 위해 ETB 트리는 선행 노드를 직접적으로 접근하기 위해 이동객체의 처음 세그먼트와 마지막 세그먼트가 저장된 리프 노드를 가리키는 포인터 정보와 더불어 디스크에서의 폐이지를 가리키는 페이지 번호를 별도의 테이블에 같이 유지한다. 따라서, 저장 시 동일한 이동 객체의 선행 노드를 빨리 검색할 수 있고, 궤적 질의시 직접적으로 디스크에 접근해 해당 객체의 궤적들을 검색함으로써 검색 성능을 향상시킬 수 있다. 아울러 ETB 트리는 새로운 이동 객체의 궤적 정보가 삽입될 때마다 메모리 상의 트리뿐만 아니라 디스크에 반영함으로써 트리의 일관성을 유지한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.11a
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• pp.1467-1470
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• 2005

다른 고수준 언어와 마찬가지로 자바도 할당문, 연산문, 조건문, 반복문, 호출문 등의 문장 형식을 갖는다. 자바의 모든 문장 형식은 바이트코드로 변환되어 자바가상기계 상에서 실행된다. 스택 기반 구조를 갖는 자바가상기계에서 각 문장의 실행은 필연적으로 자료 이동을 요구하며, 자료 이동은 메모리 접근을 필요로 하므로 프로그램 실행 시간에 직접적 영향을 미친다. 본 논문에서는 각각의 자바 문장 형식이 어느 정도의 메모리 접근을 요구하며, 프로그램 실행 시간에는 어떤 영향을 미치는지를 분석하였다. 이 연구의 결과는 자바 프로그래머에게 프로그램 실행 시간면에서 보다 효율적인 프로그램 작성을 할 수 있도록 도와 줄 것이다.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.12
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• pp.618-629
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• 2007

In this paper, we propose an effective memory test environment, called a virtualized kernel, for 64bit multi-core computing environments. The term of effectiveness means that we can test all of the physical memory space, even the memory space occupied by the kernel itself, without rebooting. To obtain this capability, our virtualized kernel provides four mechanisms. The first is direct accessing to physical memory both in kernel and user mode, which allows applying various test patterns to any place of physical memory. The second is making kernel virtualized so that we can run two or more kernel image at the different location of physical memory. The third is isolating memory space used by different instances of virtualized kernel. The final is kernel hibernation, which enables the context switch between kernels. We have implemented the proposed virtualized kernel by modifying the latest Linux kernel 2.6.18 running on Intel Xeon system that has two 64bit dual-core CPUs with hyper-threading technology and 2GB main memory. Experimental results have shown that the two instances of virtualized kernel run at the different location of physical memory and the kernel hibernation works well as we have designed. As the results, the every place of physical memory can be tested without rebooting.

• KIISE Transactions on Computing Practices
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• v.22 no.1
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• pp.44-49
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• 2016

Recently, data has been growing dramatically along with the growth of social media and digital devices. A distributed memory processing system has been used to efficiently process large amounts of data. However, if a load is concentrated in a certain node in distributed environments, a node performance significantly degrades. In this paper, we propose a load balancing scheme to distribute load in a distributed memory environment. The proposed scheme replicates hot data to multiple nodes for managing a node's load and migrates the data by considering the load of the nodes when nodes are added or removed. The client reduces the number of accesses to the central server by directly accessing the data node through the metadata information of the hot data. In order to show the superiority of the proposed scheme, we compare it with the existing load balancing scheme through performance evaluation.

• Proceedings of the Korea Multimedia Society Conference
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• 2004.05a
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• pp.358-361
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• 2004

자바 카드 기술이 나온지 약 8년 정도가 되었다 그간 많은 업체들과 연구원들에 의해 현재까지 자바 카드 기술이 많이 향상되어 왔다. 본 논문에서 제안하는 개발 도구는 계속해서 발전해가는 자바 카드 기술개발에 도움이 되고자 자바 카드 내부 스택에 들어있는 바이트 코드를 비주얼하게 접근 가능하도록 해준다. 이러한 이점이 off-Card영역에서 CAP 파일을 직접 이진 코드로 분석하는 것 보다 조금 더 빠르게 분석이 될 수 있게 하기 때문에 자바 카드 프로그램 개발에 있어서 개발자들에게 많은 도움이 될 것이다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.2
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• pp.445-452
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• 2010

In this paper, an attempt has been made to design the controller applicable for H.264 level3 encoder of baseline profile on full hardware basis. The designed controller module first stores the images supplied from CMOS Image Sensor(CIS) at main memory, and then reads or stores the image data in macroblock unit according to encoder operation. The timing cycle of the DMA controller required to process a macroblock is 478 cycles. In order to verify the our design, reference-C encoder, which is compatible to JM 9.4, is developed and the designed controller is verified by using the test vector generated from the reference C code. The number of cycle in the designed DMA controller is reduced by 40% compared with the cycle of using Xilinx MIG.